基于TSV转接板的3D SRAM单粒子多位翻转效应

为了研究硅通孔(TSV)转接板及重离子种类和能量对3D静态随机存储器(SRAM)单粒子多位翻转(MBU)效应的影响,建立了基于TSV转接板的2层堆叠3D封装SRAM模型,并选取6组相同线性能量传递(LET)值、不同能量的离子(¹¹B与^4He、²⁸Si与¹⁹F、⁵⁸Ni与²⁷Si、⁸⁶Kr与⁴⁰Ca、¹⁰⁷Ag与⁷⁴Ge、¹⁸¹Ta与¹³²Xe)进行蒙特卡洛仿真。结果表明,对于2层堆叠的TSV 3D封装SRAM,低能离子入射时,在Si路径下,下堆叠层SRAM多位翻转率比上堆叠层高,在TSV(Cu)路径下,下堆叠层SRAM多位翻转率比Si路径下更大;具有相同LET值的高能离子产生的影响较小。相比2D SRAM,在空间辐射环境中使用基于TSV转接板技术的3D封装SRAM时,需要进行更严格的评估。     

基于FPGA的ASIC芯片抗辐射性能评估系统

针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm²·mg^-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。     

低翻转率的SoC总线组合编码算法

为降低SoC总线功耗,避开现有总线编码技术在应用上的局限,提出了一种SoC总线编码算法。算法基于总线上IP可复用的观点,采用分组BI码和TO码各自的优点,在维持SoC总线功能基本不变的同时,减少数据线和地址线的电平翻转。最后的实验结果表明：组合编码算法可以将SoC总线的平均功耗下降7．41％,是一种有效且适用于SoC总线的低功耗算法。     

一种基于新度量准则的极化码SCLF译码算法

为了解决串行抵消(Successive Cancellation,SC)译码算法在中短码长情况下译码性能不佳的问题,在SC译码算法的基础上增加路径列表和比特翻转方法得到一种改进的串行抵消列表翻转(Successive Cancellation List Flip,SCLF)译码算法.该算法利用比特翻转构建最不可靠的信息位集合,称为翻转集合(Flipping Set,FS),同时提出一种新的度量法则来缩小FS的范围、提高FS的准确率.仿真结果表明,随着信噪比的增大,所提出的SCLF译码算法误块率(Block Error Rate,BLER)有较大提升,当BLER为10-3时,SCLF(码长N=256,列表大小L=8)译码算法的增益比SC(N=256)译码算法提升了 0.55 dB;当BLER为10-4时,SCLF(N=256,L=8)译码算法的增益比CA-SCL(N=256,L=8)译码算法提升了 0.22 dB;当BLER为10-5时,SCLF(N=256,L=16)译码算法的增益比CA-SCL(N=256,L=16)译码算法提升了 0.17 dB.     

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。     

面向深度学习课堂模型的构建与实践

针对当前高等教育中存在大量浅表学习的现状，本文构建了面向深度学习的课堂模型。该模型由习得环节、巩固与转化环节、迁移及应用三个环节构成，由网络学习空间、翻转课堂和翻转测试三种支架提供支持。文中阐述了三个环节的目标和三种支架的支持作用，强调了文中首次提出的翻转测试支架的实施关键要素，以及模型对于学生学习转化的催化作用。最后，本文详细描述了具体案例实施细节，以大量详实的数据分析论证了本文模型的有效性。     

形状各向异性对垂直磁隧道结磁化动态的影响

纳米磁性结构内磁矩翻转动态特性对于磁存储以及自旋电子学的研究具有十分重要的意义。基于Landau-Lifshitz-Gilbert(LLG)方程,研究了垂直磁各向异性(PMA)磁隧道结(MTJ)的自由层尺寸及磁矩倾角对磁矩翻转动力学特性的影响。具体讨论了宏自旋(Macrospin)模型中自由层的形状和尺寸对磁矩翻转特性的影响,给出了自由层磁矩翻转时间与阈值电流密度随自由层长度、厚度变化的特征。同时也分析了自由层磁矩倾角对磁矩翻转时间及阈值电流密度的影响。结果表明,在垂直MTJ结构中,小的磁矩倾角及合适的自由层长厚比可以大幅度地缩短磁矩翻转时间及减小所需阈值电流密度。     

基于多/单比特切换机制的LDPC码两级WBF算法

为了提高低密度奇偶校验(LDPC)码的加权比特翻转(WBF)译码算法的译码速度和性能,文章提出了一种具有多/单比特切换机制的两级WBF译码算法.译码首先在第一级解码器中进行多比特翻转译码,当发现循环翻转或最大翻转函数值小于零时,跳到第二级解码器中进行单比特翻转继续译码,从而消除多比特的循环翻转和实现多比特向单比特译码的...     

一种新型抗多节点翻转加固锁存器

在纳米锁存器中,由电荷共享效应导致的多节点翻转(MNU)正急剧增加,成为主要的可靠性问题之一。尽管现有的辐射加固锁存器能够对MNU进行较好的容错,但是这些加固锁存器只依赖于传统的冗余技术进行加固,需要非常大的硬件开销。基于辐射翻转机制(瞬态脉冲翻转极性)设计了一种新型抗MNU锁存器。该锁存器可有效减少需保护的节点数(敏感节点数)和晶体管数,因此可减少电路的硬件开销。由于至少存在2个节点可以保存正确的值,因此任何单节点翻转(SNU)和MNU都可以被恢复容错。基于TSMC 65 nm CMOS工艺进行仿真,结果显示,设计的加固锁存器的电路面积、传播延迟和动态功耗分别为19.44μm²,16.96 ps和0.91μW。与现有的辐射加固锁存器相比,设计的锁存器具有较小的硬件开销功耗-延迟-面积乘积(PDAP)值,仅为300.02。     

基于Geant4的三维半导体器件单粒子效应仿真

在空间中,辐射粒子入射半导体器件,会在器件中淀积电荷.这些电荷被器件的敏感区域收集,造成存储器件(如静态随机存储器(SRAM))逻辑状态发生变化,产生单粒子翻转(SEU)效应.蒙特卡洛工具-Geant4能够针对上述物理过程进行计算机数值模拟,可以用于抗辐射器件的性能评估与优化.几何描述标示语言(GDML)能够在Geant4环境下对器件模型进行描述.通过使用GDML建立三维的器件结构模型,并使用Geant4进行不同能量质子入射三维器件模型的仿真.实验结果表明,在三维器件仿真中低能质子要比高能质子更容易引起器件的单粒子翻转效应.     

Q-Coder算术编码器的VHDL实现

现介绍了一种适合于硬件实现的二进制算术编码器Q-Coder，并使用VHDL语言实现了该算法。在Acfive-HDL软件中进行了功能仿真，并在Quartus Ⅱ软件中完成了综合以及后仿真。综合得到的最高时钟频率为36．3MHz。     

动态扰动辅助的串行抵消双比特翻转Polar译码算法

针对串行抵消翻转译码算法（Successive Cancellation Flip,SCF）受限于单比特翻转而性能提升有限问题,提出了一种双比特翻转译码算法（Successive Cancellation Flip with 2 Bits,SCF2）。针对SCP算法扰动方差初始值固定的问题,设计了一种扰动方差可随码长和码率变化的改进SCP算法。在此基础上,结合翻转和扰动机制,提出了一种动态扰动辅助的串行抵消双比特翻转（Dynamic Perturbation-Aided SCF2,DPA-SCF2）译码算法,并对其译码复杂度和性能进行了分析。仿真结果显示,相比于列表长度为4的循环冗余校验辅助串行抵消列表（Cyclic Redundancy Check Aided Successive Cancellation List,CA-SCL）译码算法,所提算法最大可获得约0.5 dB的性能增益。     

一种Xilinx FPGA有效配置位保护方法

机载电子设备中广泛采用的静态随机存储器(Static Random Access Memory,SRAM)型现场可编程门阵列(Field Programmable Gate Array,FPGA)易受到大气中子辐射的影响而发生单粒子翻转.为了提高抗干扰能力,针对SRAM型FP GA需要进行抗单粒子翻转防护,提出了一种X...     

面向航空环境的多时钟单粒子翻转故障注入方法

随着新型电子器件越来越多地被机载航电设备所采用,单粒子翻转(Single Event Upset, SEU)故障已经成为影响航空飞行安全的重大隐患。首先,针对由于单粒子翻转故障的随机性,该文对不同时刻发生的单粒子翻转故障引入了多时钟控制,构建了SEU故障注入测试系统。然后模拟真实情况下单粒子效应引发的多时间点故障,研究了单粒子效应对基于FPGA构成的时序电路的影响,并在线统计了被测模块的失效数据和失效率。实验结果表明,对于基于FPGA构建容错电路,采用多时钟沿三模冗余(Triple Modular Redundancy, TMR) 加固技术可比传统TMR技术提高约1.86倍的抗SEU性能;该多时钟SEU故障注入测试系统可以快速、准确、低成本地实现单粒子翻转故障测试,从而验证了SEU加固技术的有效性。     

浅谈翻转课堂的"翻转"

伴随新理念和新技术的不断涌现,信息技术与课程的整合日渐深入,一种新型的教学模式"翻转课堂"应运而生.时下,翻转课堂成为国内外教育改革的新浪潮,为教与学的进一步发展提供了新的思路.本文着眼于探究在翻转课堂的实施过程中要如何翻转才能达到知识传授这一过程的效率最大化以及吸收内化的深入化.教学环节的翻转是课堂教学形式转变的需要,教师自身翻转是实施的前提和关键,学生的翻转是目的和结果.     

基于SRAM型FPGA单粒子效应的故障传播模型

SRAM型FPGA在辐射环境中易受到单粒子翻转的影响,造成电路功能失效.本文基于图论和元胞自动机模型,提出了一种针对SRAM型FPGA单粒子效应的电路故障传播模型.本文将单粒子翻转分为单位翻转和多位翻转来研究,因为多位翻转模型还涉及到了冲突处理的问题.本文主要改进了耦合度的计算方式,通过计算FPGA布局布线中的相关配置位,从而使得仿真的电路故障传播模型更接近于实际电路码点翻转的结果,与以往只计算LUT相关配置位的方法比较,平均优化程度为19.89%.最后阐述了本模型在故障防御方面的一些应用,如找出最易导致故障扩散的元胞.     

一种低功耗低延迟的容忍DNU锁存器设计

随着集成电路器件特征尺寸的进一步减小,锁存器内部节点之间的距离越来越短.由于内部节点间的电荷共享效应,器件在空间辐射环境中频繁发生单粒子翻转(SEU),受影响节点由单节点扩展到双节点.文章提出了一种新型的锁存器加固结构,利用C单元固有的保持属性,实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍.HSPICE仿...     

SRAM型FPGA中SEM IP核的验证与自动注错方法

星载设备长时间工作在空间环境中,宇宙中的带电粒子会造成器件功能异常,产生存储器软错误,严重时会损坏硬件电路.为模拟辐照环境对器件的影响,利用Xilinx公司的软错误缓解(SEM)控制器IP核,搭建了基于Xilinx Kintex-7的验证与测试平台,完成对SEM IP核的功能验证.为提高测试效率,设计了基于上述平台的自动注错方法.经过验证,该方法能够达到预期的帧地址覆盖率.实验结果表明,SEM IP核具备软错误注入与缓解功能,自动注错方法有利于此IP核的实际应用.