适用于CCSDS标准的RS(255,223)码编码器设计*

研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设计了RS(255,223)对称结构的编码器,节约了硬件资源,给出了仿真结果图,经检验输出结果正确。采用此方法设计的RS(255,223)编码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。     

RS（204，188）编码器的设计与实现

给出了一种GF（256）域上的RS（204,188）码编码器的实现算法,建立了C8语言行为级模型和RTL级硬件模型。采用了具有对称系数的生成多项式, 减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与FPGA网表,并进行了二者的仿真验证。该电路的规模约为4100门左右,约为一般的该编码器70％。     

高速RS(31,15)编码器的IP核设计

在现代移动通信系统中,RS码得到广泛应用,它除了有很强的纠正随机错误能力外,还非常适合于纠正突发错误.本文设计的是应用于具有瑞利衰落信道的移动通信系统中的RS(31,15)编码器. RS编码器IP核设计的难点是提高编码电路的编码运算速度.本文采用基于多项式乘法理论的GF(25)上5位标准基乘法器,并对其进行优化,提高了编码电路中乘法器模块的运算速度,从而解决了运算速度慢的问题,同时使用VerilogHDL语言和QuartusⅡ软件,设计了RS(31,15)编码器,通过仿真及硬件测试验证了设计的正确性.     

用CPLD芯片实现快速Reed-Solomon编码器设计

在分析有限域运算的基础上,设计了能纠正1个符号内4位错误的RS编码器,并给出了VHDL电路模型。利用XILINX公司的ISE5.2集成设计环境完成了该RS编码器的原理图输入、VHDL源代码输入、功能仿真、布局与布线和时序仿真,并用XC9572PC84可编程逻辑芯片实现了该电路设计。     

RS(255,223)码中乘法器的设计

分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基下比特并行乘法器,之后在QuartusⅡ编译环境下,分别对自然基下常系数乘法器和对偶基下乘法器进行编译,最后用仿真软件ModelSim进行仿真;仿真结果表明,该乘法器结构规则,易于实现,消耗资源少,性能良好,为实现RS(255,223)编译码奠定了基础。     

基于RS码的可重构有限域乘法器的设计与实现

为了提高伽罗华有限域乘法器的通用性,降低实现的复杂度,采用自然基算法,用简单的逻辑门电路实现乘法运算过程。提出可重构的迭代计算结构,能满足域长m为3～8的乘法器,并用FPGA实现。结果表明,可重构有限域乘法器能够满足多种标准RS码的乘法运算的需要。     

GF(2~m)域上通用可配置乘法器的设计与实现

提出了一种应用于椭圆曲线密码体制中的有限域乘法器结构,基于已有的digit-serial结构乘法器,利用局部并行的bit-parallel结构,有效地省去了模约简电路,使得乘法器适用于任意不可约多项式;通过使用数据接口控制输入数据的格式并内嵌大尺寸乘法器,可以配置有限域乘法器的结构,用以实现基于多项式基的有限域乘法运算。该结构可以有效满足椭圆曲线密码体制的不同安全需求。     

基于形式化方法的有限域乘法器的建模与验证

针对有限域乘法器设计正确性的问题进行研究,阐述了有限域乘法器在高阶逻辑定理证明器HOL4中进行形式化建模和验证的过程。通过分析电路的结构特性和时序特性,提出了结合层次化和基于周期的形式化建模方法,构建4位多项式基有限域乘法器的形式化模型;最后在HOL4系统中完成对其相关性质的验证。实验结果证明了该有限域乘法器设计的正确性,同时表明所提出的建模方法对时序逻辑电路的验证是有效的。     

一类有限域的高效部分并行乘法器

提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优设计相同的复杂度。而且,可视具体的应用情境需求对乘法器电路进行灵活配置。     

在FPGA上实现对RS译码器的优化设计

针对里德所罗门码(Reed-Solomon, RS)译码在硬件实现时存在数据量大、消耗资源多等问题，基于CCSDS标准中的RS(255,223)码，根据欧几里得核心译码算法，在FPGA上实现对RS译码器的优化设计。本文提出采用乘法器因子矩阵方法将有限域中的乘法计算转换为加法运算，用异或操作在硬件中实现，简化硬件运算数据量；在欧几里得算法核心模块实现中，采用多项式除法电路和多项式乘法电路进行硬件电路设计，降低运算复杂度，可以有效节约硬件资源。通过FPGA测试验证，优化设计的译码器可以有效译码并具有较好的译码性能，完成最多16个码元数据的纠错。     

高速RS编译码器的设计及其FPGA实现

在分析RS（Reed-Solomon）码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM（Berlekamp-Massey）迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现（31,15）RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。     

基于嵌入式平台的h.264视频编码器的实现

介绍了基于嵌入式平台PXA255的h.264视频编码器的实现.在描述了视频编码器的硬件结构设计及视频采集软件的实现的基础上,详细介绍了h.264对视频编码标准的一些改进以及基于PXA255结构和ARM汇编指令的h.264编码程序的优化.实验结果表明,优化后的h.264编码程序能够对采集到的视频进行实时编码,该视频编码器运行状态良好.     

High-speed divider using multiplication

With the rapid development of semiconductor IC technology, particularly in the field of very large scale integration (VLSI), high-speed monolithic parallel multipliers are functional blocks that may one day find wide acceptance. The authors describe the implementation of an iterative division algorithm using a 16-bit monolithic multiplier. The basis of the division algorithm is the Newton-Raphson iterative method, which is slightly modified here in order to adapt to the multiplier performance characteristics and to further simplify the hardware complexity. The article also shows that by applying a suitably chosen initial iterate, the desired result is obtained in a single iteration.     

Real-time DSP implementation of motion-JPEG2000 using overlapped block transferring and parallel-pass methods

This paper presents a real-time implementation of Motion-JPEG2000 encoder using a fixed-point DSP chip. Among several modules in JPEG2000 encoder, the lifting algorithm for discrete wavelet transform (DWT) and the embedded block coding with optimized truncation (EBCOT) comprise more than 85% of the encoding complexity. Thus, it is very important to design and optimize these two modules in order to increase the performance of the hardware implementation. First we propose an overlapped block transferring (OBT) method that can significantly improve the performance of the lifting algorithm for DWT by increasing the cache hit rate. We show that the execution time of the lifting scheme can be further reduced by programming the DSP software using the single instruction multiple data (SIMD) instructions and the super scalar pipeline structure. Moreover, we introduce a parallel-pass method for fast implementation of EBCOT. This method reduces the processing time of EBCOT by processing the three coding passes of the same bit-plane in parallel. Experimental results show that our developed Motion-JPEG2000 DSP system meets the common requirement of the real-time video coding [30 frames/s (fps)] and is proven to be a practical and efficient DSP solution.     

基于FPGA的高速二维DCT变换的研究与实现

空间科学实验中图像的分辨率不断提高、数据量越来越大,因此需要对图像数据进行星上压缩处理后再进行传输。FPGA具有低功耗、高性能的特点,已普遍应用在卫星的各种有效载荷上,因此可采用FPGA实现图像压缩。基于FPGA的图像压缩算法的核心是DCT变换,而DCT变换中需消耗大量的乘法资源。为了提高图像压缩的效率,同时减少对专用乘法器的依赖,本文就充分利用FPGA中的BRAM与LUT资源,使用改进型的分布式算法、流水结构和乒乓操作,在避免使用乘法器的同时,实现JPEG压缩算法中的DCT变换,具有良好的可移植性。经验证,该方法用于基于FPGA的JPEG图像压缩系统中,相比传统DCT快速算法运算速度显著提高。     

一种高效率的RSA模幂算法的研究

RSA硬件的执行效率主要取决于模幂运算的实现效率。该文旨在介绍一种引入中国剩余定理加速私钥操作,并采用Barret模缩减方法,避开除法运算,将模幂运算转换成三个乘法运算和一个加法运算的快速模幂算法及其硬件实现方法。在乘法运算的实现中,采用Booth乘法器,可以大大缩短电路的关键路径,显著地提高硬件的执行效率。     

基于FPGA的RS(255,223)编码器的设计

利用生成多项式系数的对称性,采用FPGA和VerilogHDL语言实现了RS(255,223)编码器。该编码器,可工作在170MHz频率以上。与已有的相同设计相比,该设计具有快速和占用硬件资源较少的特点。