ARM926EJ-S处理器中Cache一致性问题的探讨

在基于高性能ARM处理器的SoC结构中,Cache一致性问题是系统稳定运行的潜在威胁,消除该障碍是系统设计师必须解决的问题。介绍了ARM926EJ-S处理器内Cache的工作原理以及基于该处理器的典型SoC结构,重点论述了产生Cache一致性问题的原因,并提出具体的解决方法。相关测试表明该方法切实可行,能够有效避免数据不一致情况的发生,已被成功应用于课题项目中。     

高速缓存一致性分析与实现

在多处理机系统中。主存与各处理机私有Cache之间及各私有Cache之间存在数据不一致性。对解决不一致性的方法：监听总线协议、基于目录的Cache一致性协议、软件控制方法等都进行了详细的定性分析。并指出了各种方法的优缺点，供设计者参考；同时提出用软件和硬件相结合的方法，更能有效地解决Cache的一致性问题。     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

多处理器高速缓存一致性分析与评价

在多处理器系统中,主存与各私有Cache之间存在数据不一致性,解决不一致的方法有硬件控制方法（监听总线协议、基于目录的Cache一致性协议）和软件控制方法,同时提出了软硬件相结合的方法以及三种死锁的处理机制,这样能更有效地解决Cache的一致性问题。     

高速缓存一致性分析与实现

在多处理机系统中,主存与各处理机私有Cache之间及各私有Cache之间存在数据不一致性。对解决不一致性的方法:监听总线协议、基于目录的Cache一致性协议、软件控制方法等都进行了详细的定性分析,并指出了各种方法的优缺点,供设计者参考;同时提出用软件和硬件相结合的方法,更能有效地解决Cache的一致性问题。     

频率2 GHz的16核处理器二级缓存设计

摘要：
提出了针对多核处理器的2级缓存L2 Cache设计方案,以高效地处理访存请求.采用优化的目录协议维护与1级缓存L1 Cache的数据一致性,并结合片上目录来维护L2 Cache之间及其与3级缓存L3 Cache之间的一致性;在L2 Cache设计中,提出了基于MESIA F的Cache一致性协议,实现了最早返回取数数据的短流水线设计;采用相关链和远程链机制解决了监听应答导致的死锁问题;通过基于流水线的睡眠与唤醒技术降低了漏流功耗;通过细粒度门控时钟降低了其动态功耗.后端设计结果表明,经过优化设计的L2 Cache达到了频率2 GHz的设计目标,并已成功应用于某16核处理器芯片. 关键词：
中图分类号： 文献标志码： A     

一致性验证的结构化激励生成算法

为解决Cache一致性验证中传统随机激励方法的冗余覆盖及覆盖死角等问题,提出了一种高层次结构化激励生成算法和相应的高层次功能覆盖率模型.首先根据实际多核应用场景将冲突访存操作分类成基本同步和复杂同步,并进一步抽象成有向二分图模型,由此提出一种通用的层次化输入空间等价类划分算法和对应的高层次HSPC（Host Slave Pair Coverage）功能覆盖率模型,最后基于树的搜索提出了结构化激励生成算法.上述方案成功应用于IME-Diamond SoC的Cache一致性的功能验证中,实际结果表明,相比传统基于代码的覆盖率,高层次HSPC功能覆盖率模型的揭示功能Bug能力更强,而且相对于传统的随机生成,结构化的激励能够将覆盖率收敛所需的激励数减少96.3%.     

Altera Cyclone V的Linux系统的搭建

Altera CycloneV SoC FPGA在一个基于ARM的用户可定制芯片系统（SoC）,集成了分立处理器（HPS）、FPGA和数字信号处理（DSP）功能。本文主要介绍Altera CycloneV SoC FPGA的Embedded Linux System搭建,集FPGA和ARM两大优势于一体,让系统设计更加先进、灵活。     

片内多处理器Cache一致性解决方案

单芯片多处理器（SCMP）系统是当前计算机体系结构研究的热点问题之一。与传统的多处理机系统一样,Cache一致性问题也是片内多处理器系统必须首先解决的问题。本文针对传统的多处理机系统在解决数据一致性问题上所普遍采用的写作废协议的实现方式上所存在的缺陷,提出了一种基于“双环结构”的片内Cache一致性解决方案,并对其实现后的性能进行了测试和评价。     

基于ARM7的SoC存储管理单元的实现

有效的存储管理对于提高多任务嵌入式系统的性能至关重要,存储管理单元(MMU)是嵌入式SoC处理器的核心部分之一。本文在自主研发的宏单元基础上设计了兼容ARM720T处理器的MMU。基于中芯国际公司0.18μm CMOS工艺所实现的存储管理单元版图面积为3.275mm2,经过性能对比仿真测试,所设计的存储管理单元使SoC处理器性能得到了较大提升。     

ARM异常处理机制

异常响应是嵌入式系统必须具备的一种程序处理模式,基于ARM的体系结构以及多种异常的存在,ARM异常响应的处理不得不考虑存储模式、返回地址、中断向量、堆栈空间以及处理器的状态等多方面的问题,本文从使用的角度较为全面地分析了ARM的异常处理机制,并以ARM7内核的LPC2200芯片为例介绍了具体程序的编写。     

基于MPCore与Linux的中断亲和性研究

对Linux操作系统环境下中断任务的处理器亲和性进行了分析研究,提出了利用中断亲和性平衡处理器的中断负载,改进多核MPCore系统性能的方法.首先对MPCore特有的分布式中断控制器工作机制进行了研究,然后详细分析了中断亲和性在Linux内核中的实现原理以及特定条件下的中断迁移策略,指出中断亲和性在改进系统性能方面可以有静态和动态两种实现方式.在静态方式下,分析了中断亲和性可以提高系统性能的原因以及适用范围 在动态方式下,提出了一种动态负载均衡算法,实验结果表明该算法可以有效地分配中断任务到多个处理器上运行,避免单处理器负载过重,从而提高整个系统的性能.     

An AP SoC for a unified architecture

An instruction level parallel computing paradigm and a unified architecture for an array processor (AP) on a chip (SoC) are presented in this paper. Here “APU SoC” is short for “an AP SoC for the unified architecture”. The MISD/MIMD architecture for instruction level parallel computing is unified with the SIMD architecture for data level parallel computing. As a result, all the computing can be implemented on an APU SoC. The APU SoC offers the rationale of an array structure for development in current technology, yet simplicity for the hardware (chip) and software (program) parallel designs. Just as a single processor chip can replace many function module chips, the APU SoC can replace the single-core/multi-core/many-core CPU chip for TLP computing and the ASIC/ASSP/FPGA/RC device array chip for Operation Level Parallel computing.     

分布式共享存储器型多处理机的研究

文章提出了一台分层结构的分布式共享存储器的型多处理机ＤＳＭＡｒｃ的系统结构，该系统采用总线监听和目录式相结合的ｃａｃｈｅ一致性协议，来保持分布式局部ｃａｃｈｅ与共享主存内容一致，为压缩目录所需存储空间，文章提出了一种新的目录存储结构－目录ｃａｃｈｅ在ＳｕｎＳｐａｒｃ工作站上对ＤＳＭＡｒｃ原型进行了模拟，根据模拟结果对ＤＳＭＡｒｃ的性能作了初步分析。     

CERCIS:一种视频媒体编解码片上系统的设计实现

基于面向特定应用的可配置处理器架构及其设计方法,设计并完成了一种视频媒体编解码片上系统芯片,它具有通用数字信号处理器的柔性编程及特定目标应用时的高性能等特点。该视频编解码片上系统由编码和解码2部分组成,编码和解码部分都采用相同的媒体信号处理架构。媒体信号处理编码、解码架构中分别包含一个8发射超长指令字数字信号处理器核,还包括实现视频媒体应用的专用数据传输单元,变长编解码单元以及接口单元,可以完成H.263视频媒体编码和解码。在0.13μm工艺库下模拟验证表明,该片上系统在17MH z工作频率下可完成15帧/s QC IF图像的H.263编码,在10MH z工作频率下可完成15帧/s QC IF图像的H.263解码。     

Architecture Design of a Variable Length Instruction Set VLIW DSP

The cost of the central register file and the size of the program code limit the scalability of very long instruction word (VLIW) processors with increasing numbers of functional units. This paper presents the architectural design of a six-way VLIW digital signal processor (DSP) with clustered register files. The architecture uses a variable length instruction set and supports dynamic instruction dispatching. The one-level memory system architecture of the processor includes 16-KB instruction and data caches and 16-KB instruction and data on-chip RAM. A compiler based on the Open64 was developed for the system. Evaluations show that the processor is suitable for high performance applications with a high code density and small program code size.     

基于Linux嵌入式系统开发平台的建立

目前,在嵌入式系统里基于ARM微核的嵌入式处理器已经成为市场主流.随着ARM技术的广泛应用,建立面向ARM构架的嵌入式操作系统也就成为当前研究的热点问题.目前已经涌现出了较多的嵌入式操作系统,例如VxW ork、W indows CE、Palm OS、Linux等等[1-2].在众多的嵌入式操作系统里,许     

DM6446平台下车道线检测系统设计与实现

为了克服传统的"驾驶员-汽车-道路"闭环汽车驾驶模式中存在的缺点,提高车辆行驶安全,提出一种基于ARM+DSP架构的嵌入式实时车道线检测系统.介绍该系统的总体架构和异构双核处理器的数据处理流程及系统核心算法的实现和优化方法.同时提出了针对DM6446异构双核开发平台的系统实现方案,并通过实验验证了系统的有效性.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.