BC7281B与DSP的接口及应用

首先对LED数码管及键盘接口专用控制芯片BC7281B及TMS320F2812型DSP进行了介绍,在此基础上,给出了BC7281B芯片与TMS320F2812型DSP的硬件接口电路,最后提供了软件设计流程及软件具体代码,以期达到为工程设计人员提供参考的目的。     

可编程数码管/键盘串行接口芯片HD7279A的原理与应用

HD7279A是一种智能键盘和LED专用控制芯片，它带有串行接口，可同时驱动8位共阴式数码管或64只独立LED。文中详述了该芯片的工作原理、工作时序及控制指令，给出了HD7279A与CPU的实际接口电路及设计程序，同时指出了实际应用中的一些注意事项。     

串行接口LED数码管及键盘管理器件ZLG7289A的原理与应用

介绍了LED数码管及键盘管理器ZLG7289A的原理与应用。该芯片具有SPI串行接口，可同时驱动8位共阴式数码管(或64只独立LED)，还可连接多达64键的键盘矩阵，单块芯片即可完成LED显示、键盘接口等全部功能。文章给出了ZLG7289A的特点、引脚功能、指令说明和经典电路．并以单片机AT89C51为例，给出了其接口电路及相应源程序。     

智能显示驱动芯片ZLG7289A

本文介绍了一种新型的，由广州周立功单片机发展有限公司设计的键盘及数码控制芯片ZLG7289A。它是具有SPI串行接口功能的，可同时驱动8位共阴极数码管(或64只独立LED)的智能显示驱动芯片，只需一片单片机即可完成LED显示，键盘接口的全部功能。     

新型串行显示/键盘驱动器HD7279

本文介绍了具有串行接口的,可同时驱动8位共阴极数码管(或64只独立的LED)并能连接多达64键盘矩阵的智能显示驱动芯片HD729的应用特点以及给出了典型的应用接口程序。     

总结结构的多按键多路LED显示电路

文章介绍了一种单片机系统中引入计算机总线概念设计的具有 32个按键及 8× 4位LED点阵列和 4位LED数码管的接口电路以及按键检测和定时扫描显示程序。该电路无需扩展芯片 ,经济实用 ,具有较高性价比     

BC7281A串行通讯的解决方案

本文重点阐述数码管显示及键盘接口专用控制芯片BC7281A与MCU串行通讯中应注意的几个问题,给出了有效的解决方法,并提出了改进建议。     

ZLG7290在智能仪表面板接口设计中的应用

介绍了ZLG7290 I2C接口键盘及LED驱动器的特性及工作原理.该器件具有I2C串行接口,可驱动8位共阴级数码管或64只独立LED和64个按键.给出了ZLG7290与单片机P89LPC932的接口技术,及ZLG7290在智能仪表面板接口设计中的应用实例.     

BC728IA串行通讯的解决方案

本文重点阐述数码管显示及键盘接口专用控制芯片BC7281A与MCU串行通讯中应注意的几个问题,给出了有效的解决方法,并提出了改进建议.     

一种LED数码管显示控制器的VHDL设计

本文给出了一种LED数码管显示控制器的设计。该显示控制器具有三线串行接口、多种工作模式；可以最多控制8位7段LED数码管的显示或者64个单独的发光二极管；利用数控脉宽调制电路实现32级灰度控制。用VHDL描述了整个设计，并在Altera公司的EPF10K10LC84-3器件实现了该数码管显示控制器。     

A bit is a bit is a bit?

Bits are among the most anonymous, most elusive entities in the universe. Bits weigh nothing, occupy no space, obey no physical law, can be created spontaneously from nothingness, and can be endlessly replicated. Each in itself is the merest quantum of the Information Age, yet taken together all those little 1s and 0s are acting as if they were the most important force on the planet. And if you want indestructibility, then a bit is forever. The author briefly discusses the role of the bit in today's society     

一种可变位速率的位同步器的设计与仿真

大部分传统的位同步器是针对固定位速率遥测系统来设计的,这不能满足一些可变位速率遥测接收机的需求。因此,提出一种基于FPGA实现的位同步器的设计,它能适应不同位速率的遥测系统。同时,对这种位同步器的实现进行了仿真,验证其正确性和可实现性。     

一种新颖的4bit和5bit超宽带GaAs单片数字衰减器

介绍了一种新颖的DC～20GHz的4bit和5bit GaAs单片数字衰减器的设计、制造和测试结果.该衰减器的设计采用纵向思维的方法.最终得到的4bit数字衰减器的主要性能指标是:在DC～20GHz频带内,插入损耗≤3.5dB,最大衰减量15dB,衰减步进1dB,衰减平坦度≤0.2dB,衰减精度≤±0.3dB,两端口所有态的电压驻波比≤1.6,相对于参考态,衰减态的插入相移在-10°～5°以内,芯片尺寸1.8mm×1.6mm×0.1mm.5bit数字衰减器的主要性能指标是:在DC～20GHz频带内,插入损耗≤3.8dB,最大衰减量15.5dB,衰减步进0.5dB,衰减平坦度≤0.3dB,衰减精度≤±0.4dB,两端口所有衰减态的电压驻波比≤1.8,相对于参考态,衰减态的插入相移在-14°～2°以内,芯片尺寸2.0mm×1.6mm×0.1mm.     

一种新颖的4bit和5bit超宽带GaAs单片数字衰减器

介绍了一种新颖的DC～20GHz的4bit和5bit GaAs单片数字衰减器的设计、制造和测试结果．该衰减器的设计采用纵向思维的方法．最终得到的4bit数字衰减器的主要性能指标是：在DC～20GHz频带内,插入损耗≤3.5dB,最大衰减量15dB,衰减步进1dB,衰减平坦度≤0.2dB,衰减精度≤±0.3dB,两端口所有态的电压驻波比≤1.6,相对于参考态,衰减态的插入相移在－10°～5°以内,芯片尺寸1.8mm×1.6mm×0.1mm．5bit数字衰减器的主要性能指标是：在DC～20GHz频带内,插入损耗≤3.8dB,最大衰减量15.5dB,衰减步进0.5dB,衰减平坦度≤0.3dB,衰减精度≤±0.4dB,两端口所有衰减态的电压驻波比≤1.8,相对于参考态,衰减态的插入相移在－14°～2°以内,芯片尺寸2.0mm×1.6mm×0.1mm．     

利用16位DAC实现20位分辨率的设计

本文提出了一种利用可编程增益放大器提高系统精度的方法，即在精密DAC后端使用两个可鳊程增益放大器(PGA)PGA205从而提高该系统的精度。文章给出了基于TMS320VC5402和AD7846产生任意高精度波形的解决方案。     

Optimal bit rate conversion of MPEG-2 video bit streams

An optimal bit rate conversion scheme for MPEG-2 video bit streams, based on a drift free video transcoder, is proposed. It is shown that optimally transcoded bit streams produce better picture quality than both a cascade of decoder-encoder and than a standard encoder using the original pictures, at the same reduced bit rates     

A Serial Input/Output Circuit with 8 bit and 16 bit Selection Modes

This paper presents a serial interface circuit that permits selection of the amount of data converted from serial‐to‐parallel and parallel‐to‐serial and overcomes the disadvantages of the conventional serial input/output interface. Based on the selected data length operating mode, 8 bit or 16 bit serial‐to‐parallel and 8 bit or 16 bit parallel‐to‐serial conversion takes place in data blocks of the selected data length.     

A 16 bit/spl times/16 bit pipelined multiplier macrocell

A 16 bit/spl times/16 bit pipelined multiplier implemented in a two-layer metal 1.5 /spl mu/m CMOS/BULK technology has been developed. The design is based on the well-known modified Booth algorithm and is capable of operating at a 25 MHz clock rate. The multiplier is designed to be used as a macrofunction within larger chip designs. A structured design approach has been utilized so that reconfiguration of the basic array can be performed. The multiplier macrocell measures 1.7 mm/spl times/1.7 mm.     

Television by the bit

The various types of advanced television (ATV) are defined, and the most advanced type, high-definition TV (HDTV), is discussed. The present status of HDTV development in the US, Japan, and Europe is examined. Signal processing requirements for HDTV are briefly considered, and the benefits of and prospects for all-digital HDTV are explored. Video compression techniques, implementation issues, and the future of HDTV are also discussed     

Successive bit loading scheme

A new bit loading procedure with a successive loading structure is presented. The optimisation criterion of this scheme is to minimise the bit error rate (BER). This bit loading scheme is applied to an orthogonal frequency division multiplexing (OFDM) transmission system. Based on the measured signal-to-noise ratio (SNRn) values per subcarrier a successive loading structure is developed where the next bit is always loaded onto that subcarrier i which has the lowest BER and maximum remaining SNRi value.