基于智能卡标准的循环冗余校验码的研究与实现

分析了国内外智能卡应用中CRC校验方法的异同,深入研究了智能卡标准及CRC生成多项式,并把CRC的两种计算类型融合在一起,结合智能卡标准中CRC校验的特点提出了一种新的CRC计算模块的硬件实现方法．根据此方法完成了一种CRC计算模块的硬件设计,对设计进行了RTL仿真验证,通过了FPGA验证,并实施了投片．该芯片已经通过流片测试,结果表明模块功能和性能达到设计指标,性能良好．     

多级分块CRC的快速配置方法

分块循环冗余校验(CRC)方法能够满足高速通信链路要求.针对现在方法主要通过多项式公式推导和查表法实现,较难推广的问题,提出一种快速配置方法.首先,使用状态矩阵推导出CRC并行计算方法.通过矩阵变换,将余数计算和余数变换合并,简化计算步骤,实现多通道与并行位宽混合的多级分块CRC计算方法;对长度可变数据的计算,实现生成多项式、通道数、单通道并行处理位宽的任意配置.仿真结果表明该方法进一步提高了分块CRC校验速度,且增加通道数比并行位宽扩展更能提高运算性能.     

总线协议中的CRC及其在SATA通信技术中的应用

分析了基于总线协议下的CRC校验关键技术的算法及实现原理。提出了一种适合总线协议生成多项式的CRC产生器与校验器的硬件电路实现方法。通过该方法,依照SATA国际I/O标准,编写的CRC产生器与校验器Verilog 代码,已通过VCS的仿真验证,并成功集成于SATA总线,实现了该总线的通信。该方案进行的CRC产生器和校验器设计,具有可靠性高,实用性广,便于提高工程开发效率等优点。     

CRC生成与同构逆序校验方法

循环冗余校验码(CRC)被广泛应用于通信领域,CRC生成有两种电路:I型、II型.现有的逆序校验方法是基于II型电路生成、I型电路逆序校验,存在CRC生成与逆序校验电路不同构的问题,不便于模块化设计.根据I、II型电路特性,基于全状态转移矩阵,给出一般情况下,即CRC生成电路寄存器为非零初态时,CRC生成为I型或II型对应的同构I型或II型逆序校验方法.生成与逆序校验同构后,中间处理电路结构不变,参数不同,可以根据需要对其进行优化,提高处理速率.最后,通过实例计算,验证了同构逆序校验方法的正确性.     

应用于ROHC的CRC算法硬件实现

循环冗余校验(CRC)在很多通信和数据处理领域中得到广泛采用,不同应用领域对其计算需求呈现不规则的情况,无法用统一的方法实现。针对鲁棒包头压缩(ROHC)应用对CRC计算的具体需求(包括数据包序列位数不等、数据长度不规则等),以CRC串行电路结构为基础,得到相应的并行计算公式,设计并优化了CRC生成硬件逻辑结构。该硬件结构简单,不同生成多项式的并行实现电路之间切换调用灵活,数据吞吐量最高可以达到3Gb/s,能够满足无线通信ROHC实时、不规则数据处理的需要。     

短波ARQ通信中的CRC校验算法研究

在对CRC码生成原理进行分析的基础上,针对短波通信中数据串行输出的特点,给出了短波ARQ通信中CRC码的快速校验算法及其编程实现方法。与常用校验算法比较的结果表明,该算法不仅能够充分满足对串行数据CRC校验实时处理的需要,而且思路简单,易于编程实现。     

利用无损压缩降低循环冗余校验的错误漏检率及其电路实现

循环冗余校验(CRC)算法在很多领域都有广泛的应用。对于确定格式的CRC校验码生成多项式,其错误漏检率基本为确定值。因此待检数据的长度越大,出现错误而不会被检测到的机会也就越多。为了解决这方面存在的问题,该文利用无损压缩霍夫曼算法缩短待测数据的长度,从而降低了数据出错之后不能被检测到的概率。并设计出相应的可靠性校验电路。与单纯使用CRC校验的方法相比,该文提出的方法可以将出错的几率下降为原来的万分之一以下。设计得到的电路模块可以作为VLSI中的可靠性电路模块(IP)加以利用。     

基于SATAⅡ协议的CRC32并行算法的研究

在介绍CRC校验原理和传统CRC32串行比特算法的基础上,由串行比特型算法推导出一种CRC32并行算法。并结合SATAⅡ协议的要求,完成了SATAⅡ主控制器设计中CRC生成与校验模块的设计。最后通过在ISE平台上编写Verilog硬件描述语言,对SATA协议中帧结构数据进行仿真,验证该CRC32并行算法能够满足SATA接口实时处理的要求。     

一种快速CRC 算法①的硬件实现方法

介绍了CRC校验算法的硬件电路实现方法。CRC校验广泛应用于通信、存储系统，在串行CRC实现的基础上，对电路结构提出了改进的方案，并实现了CRC的并行计算，由此进一步可以适用于任意位数据宽度的数据输入情况。     

基于FPGA超高频RFID系统并行CRC模块设计

根据CRC(循环冗余校验码)算法的原理,和ISO/IEC18000-6标准中超高频射频识别系统对校验电路的要求,分析串行CRC算法,提出了一种并行CRC算法。经Verilog-HDL语言编写该算法程序,在QuartusⅡ9.0软件上仿真。最终给出仿真结果以及并行CRC生成模块和校验模块,仿真结果证明并行CRC算法有效提高了系统中数据的处理速度。     

基于FPGA的循环冗余校验实验系统的实现

文章首先分析了循环冗余校验码的功能,在此基础上提出了基于FPGA的实现方法,详细阐述了CRC校验编解码的实现方法,并提出了基于现有的实验箱设备实现小型的CRC校验系统的总体设计框架和设计思路,完成了CRC校验实验系统的设计,充分提高了设备的使用效率.     

Unfolding算法实现的高速并行CRC电路的VLSI设计

文章通过分析Unfolding算法和被广泛应用的串行CRC校验电路，提出了一种新的高速并行CRC电路，给出了推导过程，并对它的优缺点进行了讨论。     

针对任意位的CRC并行化方法及编解码器的实现

介绍了一种基于查表法的针对任意位数据的任意位CRC并行计算的原理及算法，克服了现有的两类CRC并行算法延时大、毛刺多或仅适于2^n位数据的2^n位CRC校验的缺点。该方法使并行CRC校验的传输数据位数与CRC码位数之间的选择更灵活，并且在加速比、功耗和面积等方面具有优势。     

基于FPGA的16bit CRC校验查表法设计

针对串行通信过程中常用的CRC校验,在Xilinx ISE 10.1中采用IP核建立RAM,用以存入16 bit CRC校验余式表中的CRC校验码,采用VHDL语言完成了16 bit CRC校验查表法的设计。基于Xilinx公司ChipScope Pro Analyzer虚拟逻辑分析仪,对其进行在线逻辑分析,验证了设计的可行性,并在实际应用中得以实现,且表现出良好的稳定性和准确性。     

CRC校验在DALLAS单总线产品中的应用

通过对循环冗余校验（CRC）原理的分析,给出了CRC校验在DALLLAS单总线产品的硬件及软件中的实现方法。     

基于FPGA的16位CRC校验查表法设计

针对串行通信过程中常用的CRC校验,在Xilinx ISE 10.1中采用IP核建立RAM,用以存入16位CRC校验余式表中的CRC校验码,采用VHDL语言完成了16位CRC校验查表法的设计。基于Xilinx公司ChipScope Pro Analyzer虚拟逻辑分析仪,对其进行在线逻辑分析,验证了设计的可行性,并在实际应用中得以实现,且表现出良好的稳定性和准确性。     

可变生成多项式与输入位宽的并行CRC

介绍了两种LFSR类型的CRC且比较了它们的特性,然后以II型LFSR为基础,分两步先后推导出任意m比特的直接并行计算以及如何进行连续m比特的计算,即得到可变生成多项式与输入位宽的并行CRC算法,最后举例给出基于CCITT-16协议的4比特输入位宽的VHDL程序实现代码并给出仿真验证结果。由此对于给定的生成多项式与输入位宽,通过提出的算法用C语言或者硬件电路描述语言可以实现快速简单的并行CRC计算。     

对JTIDS中的CRC码的仿真及分析

JTIDS是当前美军的主要战术数据链系统,由于JTIDS采用的是无线网络通信技术和应用协议,因此,在复杂电磁环境下的信息化战场上会受到各种干扰的影响,使接收端收到的信息比特产生误码。为了提高通信的可靠性,JTIDS在信道编码模块利用CRC12生成多项式对225bit数据进行了CRC编译码。给出了CRC编译码的具体算法,分析了CRC校验码的漏检概率。在simulink仿真平台上对JTIDS的CRC（237,225）编译码过程进行了仿真,根据仿真的结果分析了CRC（237,225）的漏检率,说明CRC码具有检错效率高、易于实现的特点。     

USB数据传输中CRC校验码的并行算法实现

文章介绍了用于USB总线数据传输的CRC校验的原理和算法，并且采用并行电路实现USB2．0中的CRC产生和CRC校验，与传统的串行电路实现相比，并行电路实现方法虽然在芯片面积上大于串行电路实现，但由于降低了时钟频率，电路更容易综合实现，并且大大降低了功耗，有利于低功耗电路设计。