64位MIPS指令处理器的流水线设计

介绍了一种采用64位MIPS指令集CPU的流水线设计。作为SOC的核心，CPU的性能主要取决于指令的执行效率，而采用流水线方式大大增加了指令的执行速度，提高了CPU的性能。该CPU使用五级流水线设计，文中对影响流水线正常执行的各种因素进行了分析，以及在实际设计中采用相应的控制机制，从而完成对一个具有较高性能的CPU核的流水线控制的设计。     

32位CISC微处理器流水线的设计

介绍一款全正向自主设计的32位CISC结构微处理器龙腾C2中的流水线设计．该处理器与Intel486DX4指令集兼容。针对CISC结构微处理器流水线设计的难点,采用了微指令流水执行等技术．设计了龙腾C2的7级流水线结构。分析了影响流水线正常执行的各种因素,设计了流水线相关处理机制和精确中断实现机制．实现了一个具有较高性能的CISC微处理器的流水线。仿真和综合的结果表明。该流水线的设计满足龙腾C2微处理器的功能和性能要求。     

基于多线索机制的无断流流水

本文基于多线索机制,通过优化译与硬件流水线相结合提出了一种无断流流水机制,并设计了无断流流水线（ＭＴＮＢ－ＰＩＰＥＬＩＮＥ）,该流水线主要通过提前进行线索切换消除控制转移开销,并开发线索间的更大并行性,最后对该流水线进行了性能评价表明流水线可进一步提高加速化。     

一种加速嵌入式RISC微处理器EEPROM指令读取的方法

提出了一种EEPROM作为嵌入式RISC微处理器的程序存储器时加速指令读取速度的方法。该方法结合具体使用的EEPROM模块和基于4级流水线的RISC微处理器的设计，对流水线EEPROM读取程序顺序执行和不能顺序执行时的相应情况进行了分析，以确保系统的程序能正确执行。最后，给出了流水线读取EEPROM的电路实现组织结构。     

32位RISC微处理器"龙腾R2"浮点流水线的设计和实现

文章介绍了32位RISC微处理器“龙腾R2”浮点处理单元的体系结构和设计，重点讨论了乱序执行、乱序、结束的高性能浮点流水线设计。为了实现流水线中的精确中断响应，本文采用了一种基于操作数指数和操作类型的浮点异常预测的方法．根据预测结果决定流水线的发射策略。基于0．18μm标准单元综合的结果表明：采用该方法实现的浮点处理流水线．与顺序控制和基于Tomasub算法实现的浮点处理单元相比，整个FPU在付出较少硬件面积的情况下得到了理想的效果．满足功能和时序要求。     

基于DVD应用的流水线RS-PC解码的VLSI设计

基于DVD数据纠错的应用，设计实现了全程流水线处理的RS-PC解码，采用分解的无逆BM(Berlekamp—Massey)算法和脉动时序控制实现RS解码器的三级流水线处理，采用行列独立的缓冲器和纠错解码器实现行列纠错的两级流水线处理。该RS-PC解码能达到非常快的处理速度，在行列纠错处理无迭代的情况下，数据率可达到每时钟一个字节。     

运算流水线的实现和优化

文章在对流水线性能进行分析的基础上，以双精度浮点运算流水线为例子，阐述了实现多条运算流水机制的方法。并对单条流水线，从设计结构和运算的分段两个方面详细介绍了设计的优化方案，并对优化后流水化设计和传统流水设计进行了可靠性和速度的比较，其速度可以提高近1倍。     

一种用于32位CPU的CPL流水线乘加器的设计

综合的32位乘加器需采用5段流水线才能满足CPU的设计指标，但这样会造成与CPU指令流水线不匹配，带来了控制复杂化。为解决这个问题，采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器，使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段，简化了控制、降低了功耗、节省了面积。     

一种流水线CPU设计中的Hazard消除法

采用基本五步流水线CPU设计,而Hazard是流水线CPU设计中必须要处理的问题.介绍了三种Hazard类型,并提出了解决这三种Hazard问题的方法.测试结果表明,该方案符合设计要求.     

浅谈提高生产流水线中PLC控制的性能价格比

运用可编程逻辑控制器（以下简称ＰＬＣ）对流水线进行控制，是这几年各类流水线电气控制的一大特点。ＰＬＣ具有操作简单、控制灵活、性能可靠环境适应性强等优点，是流水线现代化的重要标志之一。本文就某厂空调生产线中ＰＬＣ控制系统的设计与调试，论述了在该控制系统中如何充分利用ＰＬＣ内在功能及现有硬件及优化的软件实现全线控制、达到了降低成本，提高性能价格比的目的。     

基于并行完备检测的高速异步流水线设计

为了有效地提升异步零协议逻辑(NCL)流水线的吞吐量,该文提出一种多阈值并行完备流水线。采用独特的半静态零协议阈值门建立异步组合逻辑,使数据串行传输的同时每级流水线数据处理和完备检测并行进行,以串并结合的工作方式提升吞吐量。同时新阈值门的使用降低了流水线空周期时的静态功耗。基于SMIC 0.18μm标准CMOS工艺对所提出的流水线进行了分析测试。与现有流水线比较显示,当组合逻辑为四位串行进位全加器时,新的流水线吞吐量提升62.8%,静态功耗减少40.5%,可用于高速低功耗的异步电路设计。     

A mesochronous pipelining scheme for high-performance digital systems

A novel mesochronous pipelining scheme is described in this paper. In this scheme, data and clock travel together. At any given time a pipeline stage could be operating on more than one data wave. The clock period in the proposed pipeline scheme is determined by the pipeline stage with largest difference between its minimum and maximum delays. This is a significant performance gain compared to conventional pipeline scheme where clock period is determined by the stage with the largest delay. A detailed analysis of the clock period constraints is provided to show the performance gains and Speedup of mesochronous pipelining over other pipelining schemes. Also, the number of pipeline stages and pipeline registers is small. The clock distribution scheme is simple in the mesochronous pipeline architecture. An 8 /spl times/ 8-bit carry-save adder multiplier has been implemented in mesochronous pipeline architecture using modest TSMC 180-nm (drawn length 200 nm) CMOS technology. The multiplier architecture and simulation results are described in detail in this paper. The pipelined multiplier is able to operate on a clock period of 350 ps (2.86 GHz). This is a Speedup of 1.7 times over conventional pipeline scheme, with fewer pipeline stages and pipeline registers.     

An elastic pipeline mechanism by self-timed circuits

An elastic pipeline mechanism that is especially suitable for data-driven processors is described. With the elastic pipeline scheme, a large processing rate and a smooth data stream in the pipeline are realized at the same time. Two types of self-timed circuits, which are used for data-transfer control circuits in the elastic pipeline, are proposed. Using different types of transfer control circuits, two loop-shaped elastic pipeline mechanisms have been implemented on test chips and are compared with each other. One of these chips demonstrated that the data throughput in the pipeline was 55 megawords per second and that the critical path within a pipeline stage corresponded to 16 inverter delays. This indicates the possibility of high-performance data-driven processors     

管壁减薄的红外检测方法研究

对红外检测管壁减薄建立了物理和数学模型,提出了通过测量外壁面温度计算管壁厚 度的计算方法。通过红外热像仪的测温误差计算公式,引进了安全系数,提高了检测管壁减薄的可靠性。分析发现:通过测量管道外壁面的温度变化,可以判断细微的管壁厚度变化。在相同的外壁面温度和相同流体温度条件下,管壁当量导热系数越低或管内流体的导热系数越低,管道减薄越严重。     

解决CPU流水线冲突技术的设计与实现

流水线是制造高性能CPU的关键技术,目前许多学者研究在FPGA上实现具有流水线结构MIPS CPU,但是在解决流水线冲突上只是通过简单的停顿流水线实现.描述一种较为通用的具有五级流水线的MIPS CPU结构以及其中可能发生的流水线冲突,在此基础上详细介绍解决流水线冲突的技术--数据旁路以及动态分支预测在MIPS CPU中的设计和实现,最后通过一段指令序列进行仿真验证,解决流水线冲突的技术减少指令执行所需要的时钟周期数.     

基于声发射的输气管道故障检测技术研究

输气管道内夹带水和固体颗粒是产生管道腐蚀和泄漏的主要原因。该文将声发射传感器置于水平输气管道外壁面上,分别采集不同气速下,管道内含有水滴和固体颗粒的声发射信号,然后对采集到的声发射信号进行多尺度小波分析。通过对比发现,声发射信号的能量、特征频率和管道气速、管道内的颗粒种类及质量有很好的相关性。声发射技术可用于输气管道夹带水滴及固体颗粒的故障检测。     

数字化管道技术在宝鸡—汉中输气管道施工建设中的应用

随着输气管道工程建设的发展和信息化技术的应用,数字化管道已成为长输管道工程管理的必然趋势,结合陕西省天然气股份有限公司宝鸡至汉中输气管道数字化系统建设项目,具体介绍了数字化管道建设的必要性、系统总体结构、建设内容、功能实现及其对后续管道建设的指导意义。     

基于图像像素块行/列流水线的AVS快速模式判决的设计

提供了一种基于图像像素块行/列流水线的快速模式判决的设计。首先根据AVS中不同模式的特性以及相互间数据依赖关系,给出了一种快速模式判决方法。并通过将通常的块级流水合理拆分成行/列级流水,使得流水线中所有处理模块的空转周期降到最低,从而能够以135 MHz的系统频率实现30 f/s(帧每秒)约1 920×1 080高清视频图像编码,与块级流水相比性能提高了1.5倍。     

城市天然气管道预警系统&SCADA技术

随着我国近年来管道的大力发展,管道周边的第三方施工以及恶意破坏对管道安全带来了极大的危害.尤其是天然气管道,一旦发生第三方施工或者破坏导致的管道泄漏,后果很严重.如何在管道遭受破坏之前发现并制止危害事件是管道业主最为关心的问题!因此管道光纤预警技术的出现对于管道安全具有不可估量的意义.该文重点阐述西宁环城高压工程项目燃气通信光缆安全预警系统解决方案.