基于FPGA的高速RS编解码器设计与实现

本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

一种面向超高速以太网的双模RS解码器设计

100 GB以上超高速以太网采用FEC(Forward Error Correction)技术来降低误码率，提升传输可靠性。针对目前以太网中RS(528,514)码和RS(544,514)码两种编解码规范并存，导致的FEC解码器结构冗杂、资源耗费严重、面积占用大等问题，文中将多模RS解码器的概念引入以太网FEC解码器设计，提出一种适用于100 GB及以上超高速以太网的双模RS解码器。通过对不同的编解码规范进行研究与分析，设计通用的SC、KES、CSEE模块并实现部分内存共享，采用并行设计与流水线处理来降低传输时延、提高吞吐量。在100 GB以太网中进行仿真实验，测试该双模解码器的功能完整性、资源开销以及功耗。结果表明，所设计的双模RS解码器能成功实现对两种FEC规范的解码，解码时延分别为93 ns,96 ns，相比于传统RS解码器，资源开销与功耗分别降低32.32%,17.34%。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

HDTV解调芯片中RS解码器的设计与实现

采用 Berlekamp-Massey(BM)算法设计了符合DVB-C标准的RS(204,188)解码器,同时采用SRAM作为缓存和时分复用等方法,减小了电路规模和硬件结构的复杂性,设计的电路能够对每帧数据(204字节)中不多于8个字节的错误进行检查和纠正,并且能达到28.8 MHz的工作频率,符合HDTV解调芯片的性能要求.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

符合CCSDS标准的RS(255,223)译码器算法与FPGA实现

介绍了符合CCSDS标准的RS(255,223)码的参数与译码器结构,给出了一种改进型无逆BM算法用于求解关键方程,使用Verilog语言完成了基于该算法的译码器设计与实现.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

On decoding of both errors and erasures of a Reed-Solomon codeusing an inverse-free Berlekamp-Massey algorithm

In a previous article by Truong et al. (see ibid., vol.46, p.973-76, 1998), it was shown that an inverse-free Berlekamp-Massey (1968, 1969) algorithm can be generalized to find the error locator polynomial in a Reed-Solomon (RS) decoder for correcting errors as well as erasures. The basic idea of this procedure is the replacement of the initial condition of an inverse-free BM algorithm by the Forney (1965) syndromes. It is shown that the errata locator polynomial can be obtained directly by initializing an inverse-free BM algorithm with the erasure locator polynomial and the syndromes. An important ingredient of this new algorithm is a modified BM algorithm for computing the errata locator polynomial. As a consequence, the separate computation of the erasure locator polynomial and the Forney syndrome, needed in the decoder developed by Truong et al., are completely avoided in this modification of the BM algorithm. This modified algorithm requires fewer finite field addition and multiplication operations than the previous algorithm. Finally, the new decoding method was implemented on a computer using C++ language. It is shown in a simulation that the speed of this new decoder is faster than the decoder developed by Truong et al. An example using this program is given for an (255, 239) RS code for correcting errors and erasures with 2ν+s⩽10     

CMMB系统中高性能RS译码器的FPGA实现

采用便于实现并性能较好的BM算法,结合流水线技术,设计并实现了符合CMMB标准的时域译码器.实验证明,该译码器具有多码率复用、控制简单灵活、面积小、资源耗用少、工作速率高、数据吞吐量大等优点.     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

改进BM算法的高速RS译码器方案及其FPGA实现

介绍了一种高速的RS译码器的结构方案。由于一般BM算法的实现结构不规则,以及延时过长的缘故,在VLSI的设计中,广泛采用的是eE算法,采用的改进BM算法,使得BM算法的实现结构规则,并且延时更小。另外还采用了一种新的有限域乘法结构,有规则的结构,易于HDL语言实现。     

基于BM算法的BCH码的译码硬件实现

BCH码是一种理论上比较成熟的代数码型,在电力通信系统,GSM标准的语音和数据业务,以及卫星通信和数字广播通信（DVB-S2）等多个领域均有着广泛的应用。基于幂次运算,在线性反馈移位寄存器（LFSR）下实现了基于Berlekamp-Massey（BM）时域迭代译码算法的整个译码器构架,以及BM简化算法的硬件设计。通过计算机模拟仿真表明,两种算法的译码速率分别可达到32Mbps,37Mbps。     

光存储RS译码器设计与译码速度分析

比较了reed-solomon（RS）译码的Berlekamp-Massey（BM）算法和Euclidean算法的运行速度,并选择BM算法设计了满足36Mbps数据传输率（D豫）的RS译码器。针对现有几种光盘的DTR,进一步分析了光存储中RS译码速度的要求,并对译码中的有限域乘法器做了仿真。该乘法器在工作频率为50MHz的FPGA芯片中工作正常,可以满足光盘的DTR要求。