亚太地区雄霸ASIC市场

正ASIC(专用集成电路),它是按用户设计要求,在一个芯片上实现特定部分或全部功能的集成电路,具有高性能、高可靠、高保宻、低成本和少量生产的特点,因而特别受到军用和业界产品实现差异化的关注。ASIC属于定制电路(custom IC)之一,但ASIC本身又分成定制和半定制电路两类。而包括处理器、标准逻辑电路、存储器和模拟电路等则称通用(标准化)集成电路。坚信"半导体决定一个国家盛衰"的日本半导体专家牧     

60 Gbit/s宽带电路交换ASIC芯片设计

文章提出了一种60 Gbit/s宽带电路交换专用集成电路(ASIC)芯片的设计实现方案.针对设计芯片速度快、规模大和功耗大等特点,给出了采用流水线设计思想和优化结构处理技术的电路设计解决方案.同时还给出了采用现场可编程门阵列(FPGA)芯片对设计电路进行功能验证的结果和ASIC流片的基本数据.     

ASIC设计方兴未艾

<正> 现代电子产品的两个显著的时代特征是一“软”一“硬”。“软”指的是基于计算机CPU的软件编程技术,“硬”指的就是ASIC。ASIC是专用集成电路英文名称的缩写。 十年前,电子产品设计的基本思路是先选用通用的标准集成电路型号芯片(例如数字通用芯片74系列等等。这些芯片基本上都是小规模集成和中规模集成电路),再由这些芯片和其它元件构成更大的电路和电子系统。现在集成电路的制造工艺发生了巨大的变化,集成数以亿计的晶体管、几万门、几十万门电路的芯片已较为普遍。目前,这些芯片仍被笼统地称之为VLSI(超大规模集成电路)。VLSI通用芯片的发展并不     

全定制超高速数字集成电路的正向设计

本文论述了全定制数字专用集成电路的正向设计,就超高速数字专用集成电路的系统设计、功能设计、逻辑设计、电路设计、版图设计和工艺设计进行了探讨,提出了一种专用数字集成电路正向设计方法。建立Foundry和ICCAD单元库,是发展数字ASIC正向设计较为理想的方式。     

低功耗RS-485总线HDLC控制器的ASIC设计

文章给出了基于RS-485总线专用HDLC控制器的ASIC设计.此设计采用CMOS工艺.该芯片为电池供电系统中的专用电路,因此,低功耗是设计中一个主要考虑的因素.设计采用了时钟悬挂技术和处理单元共享,以减小芯片面积,减少动态功耗,显示出ASIC在工程设计中的优越性.     

用流水线技术实现STM-16帧定位电路设计

在高阶宽带电路交换专用集成电路(ASIC)芯片设计中,输入数据的帧定位和数据重排操作需要占用大量的逻辑电路.文章提出了一种流水线结构的帧定位电路设计方式,给出了STM 16码流的帧定位和数据重排的两种不同电路设计实现方案.试验结果表明,采用流水线结构设计实现的STM-16帧定位电路,可明显减小电路规模,降低芯片功耗,提高芯片的可靠性和整体性能.     

PAL的发展及设计（下）

四设计举例为使读者对PAL电路从设计、选择到使用有一个较完整的了解,特对PAL电路设计作如下举例,既作为门阵列设计入门,也为专用集成电路(简称ASIC)的设计作引导。图11是PAL设计前期处理的简单工艺流程图,我们将按此基本步骤进行举例说明。     

ASIC:中国电子设计业的新选择

要缩短我国电子业与发达国家之间的距离,需要做的事很多,短缺的东西很多。但是我们要有一些突破点。技术密集的领域对一贯被认为头脑好用的中国人来说是可以入手下功夫的。专用集成电路(ASIC)正被国家列为要大力推广发展的技术。今年1月,由北京集成电路设计中心召集成立了“全国ICCAD联谊会”,ASIC电路是该联谊会的重点课题。 ASIC电路在当今世界飞速发展,对电子技术的发展具有变革性的意     

Verilog基本知识(下)

Verilog HDL设计复杂数字电路的优势传统电路原理图输入法几十年前，当时所做的复杂数字逻辑电路及系统的设计规模比较小也比较简单，其中所用到的FPGA或ASIC设计工作往往只能采用厂家提供的专用电路图输入工具来进行。为了满足设计性能指标，工程师往往需要花好几天或更长的时间进行艰苦的手工布线。工程师还得非常熟悉所选器件的内部结构和外部引线特点，才能达到设计要求。这种低水平的设计方法大大延长了设计周期。近年来，FPGA和ASIC的设计在规模和复杂度方面不断取得进展，而对逻辑电路及系统的设计的时间要求却越来越短。这…     

通信专用芯片XY0660

高阶宽带电路交换核心芯片XY0660是西安聚芯电子有限公司与西安邮电学院ASIC设计中心共同设计开发的通信SDH专用芯片(兼容于PMC5374)。     

数字专用集成电路中平方运算的硬件实现

在进行数字专用集成电路的设计中,尤其是应用于通信和信号处理领域的ASICs中,经常会遇到对一种特殊运算平方运算的硬件实现问题。本文从常規乘法器的设计入手,通过对乘法器部分积的规律进行归纳总结和简化操作,提出了适于VLSI实现的平方器的设计方法,该方法可极大地降低硬件规模。     

超高速移位寄存器单元结构设计方法

本文以高速八位移位寄存器的研制为例,介绍了一种简便可行的专用集成电路单元结构设计方法。专用集成电路的设计目前有很多方法,但都基于有先进的设计工具和较为丰富的集成电路CAD库。没有这些设计环境,使用单元结构设计方法同样可以较快地设计专用集成电路。与通常的设计相比,这种方法具有设计周期短,电路性能高,设计成本低,版图布局对称等特点,是一种较好的专用集成电路设计方法。     

ASIC可靠性管理探讨

本文简要阐述了可靠性管理的概念，在我所技术质量管理的基础上，从产品立项、设计、设计评审、流片、封装、考核到鉴定使用全过程，对ASIC可靠性管理进行了分析和探讨，强调各部门必须保证工作质量，强化可靠性管理，通过管理把高可靠性注入到产品中去。     

构造特定应用领域芯片验证环境的方法讨论

由于IC设计复杂度日益增加，用于IC设计功能验证的时间占到整个设计周期的60％—70％。我们认为针对某个领域的产品，开发可配置的验证环境是验证领域的一个方向，本文重点讨论开发特定应用领域芯片的验证环境方法，并介绍了根据该方法，我们开发的一个面向SDH领域系列芯片的验证环境。     

采用标准单元库和阵列方法的混合模拟／数字ASIC设计

用标准单元库和阵列方法进行混合电路的设计只有五、六年的历史。它们具有数字半定制芯片集成度高、速度快、功耗低的优点。但由于精度差、分辨率低,混合模拟数字电路的使用受到了限制。最近,由于先进的工艺技术和设计手段的出现,使得高性能混合模拟/数字ASIC成为可能,并将成为今后集成电路的主要方向之一。本文从单元库的建立、阵列结构、性能模拟诸方面综述了混合模拟/数字ASIC的设计进展。     

Buffering global interconnects in structured ASIC design

Structured ASICs present an attractive alternative to reducing design costs and turnaround times in nanometer designs. As with conventional ASICs, such designs require global wires to be buffered. However, via-programmable designs must prefabricate and preplace buffers in the layout. This paper proposes a novel and accurate statistical estimation technique for distributing prefabricated buffers through a layout. It employs Rent's rule to estimate the buffer distribution required for the layout, so that an appropriate structured ASIC may be selected for the design. Experimental results show that the buffer distribution estimation is accurate and economic, and that a uniform buffer distribution can maintain a high degree of regularity in design and shows a good timing performance, comparable with nonuniform buffer distribution.     

A novel robust FPGA routing switch box design for ultra low power applications

Fabrication cost of application-specific integrated circuits (ASICs) is exponentially rising in deep submicron region due to rapidly rising non-recurring engineering cost. Field programmable gate arrays (FPGAs) provide an attractive alternative to ASICs but consume an order of magnitude higher power. There is a need to explore ways of reducing FPGA power consumption so that they can also be employed in ultra low power (ULP) applications instead of ASICs. Subthreshold region of operation is an ideal choice for ULP low-throughput FPGAs. The routing of an FPGA consumes most of the chip area and primarily determines the circuit delay and power consumption. There is a need to design moderate-speed ULP routing switches for subthreshold FPGA. This article proposes a novel subthreshold FPGA routing switch box (SB) that utilises the leakage voltage through transistor as biasing voltage which shows 69%, 61.2% and 30% improvement in delay, power delay product and delay variation, respectively, over conventional routing SB.     

Field programmable gate arrays in space

The use of field programmable gate arrays (FPGAs) in satellite and other spacecraft is on the rise. They are increasingly competitive when compared to traditional application-specific integrated circuits (ASICs). However, exposure to space radiation produces the same physical effects on both FPGAs and ASICs. How these radiation effects can translate to circuit malfunctions and how these problems can be prevented or mitigated is a complex, multifaceted issue that depends on the specific technology and the device's internal architecture. First and foremost, designers should implement a reliable ASIC/FPGA development methodology for the definition, design, verification, physical implementation and validation phases of any ASIC/FPGA to be flown as part of the spacecraft platform or critical payload. This should be contractually enforced. The European Space Agency (ESA) will continue to make available its own internal standard or any other equivalent methodology proposed by the contractor. As soon as the new ECSS standard on this subject is available, ESA will start using it as an applicable document in all projects where ASICs or FPGAs are to be developed.     

基于ASIC技术的电子防盗系统及其实现

提出了一种将专用集成电路应用于电子防盗系统设计的新方法。介绍了系统组成和工作流程,给出了ＦＰＧＡ验证结果。该系统利用ＡＳＩＣ保密性能好的特点,工作时误报率低。