基于RapidIO的高性能通信接口的设计与实现

在高性能计算领域中,集群系统对于高速互连网络的要求越来越高.通过研究将RapidIO用于集群系统的高速互连网络,设计并且实现了基于RapidIO的高性能通信接口,该接口针对MPI高度优化,并且充分利用RapidIO的硬件优势,具有基于优先级的多流、可靠有序的数据包传输等特点,并且使用了空闲缓存池提高性能.实验数据表明,在带宽和延迟上,该专用接口都比原来的接口有优势.     

基于FPGA的RapidIO总线接口设计与实现技术

为了适应新的数字信号处理技术的发展,采用FPGA实现技术设计了串行RapidIO高速串行传输接口,实现了DSP与FPGA之间、FPGA与FPGA之间的高速数据传输,详细介绍了本地端点设备访问和远端设备访问的时序设计过程。对RapidIO总线的性能指标进行了测试,试验表明,在1lane、全双工模式下,数据传输速率可达243MB/S,突破了以前DSP的外部接口总线的传输速度瓶颈。     

基于cPCI平台的串行RapidIO网络系统的设计与实现

基于对cPCI平台和串行RapidIO网络技术特点的分析,提出了一种基于cPCI平台构建串行RapidIO网络系统的方法.该方法利用cPCI平台可供用户自定义的接插件定义了一种串行RapidIO互联标准,使用ZD高速接插件替代2 mm cPCI标准接插件,使得实现的串行RapidIO网络系统最大可支持单端口3.125 Gb/s的传输速率.并且设计实现了一种基于4U 8槽cPCI平台构建的串行RapidIO网络系统;还设计实现了一种串行RapidIO交换模块.     

基于FPGA的PCIe总线接口的DMA传输设计

串行的PCIe接口是第3代I/O互连标准,具有高速率和高带宽等特点,克服了传统PCI总线在系统带宽、传输速度等方面的固有缺陷,具有很好的应用前景;本设计使用Altera公司FPGA提供的PCIe IP硬核提出了一种实现PCIe接口的方法,并针对其高带宽的优势,设计了PCIe总线的高速DMA数据传输方案;利用自行开发的PCIe接口板,在QuartusⅡ11.0开发环境下进行SignalTapⅡ在线仿真并实际传输验证,DMA传输带宽在500MB/s以上,表明该设计方案可以满足PCIe总线传输带宽的要求。     

AGP风云再起--微星865GVM3-V主板

随着显示芯片的发展,AGP已无法满足其需求,PCI Express接口于2004年正式面世.PCI Express接口根据总线位宽的不同而有所区别,其包括×1、×4、×8以及×16(×2模式将用于内部接口而非插槽模式).较短的PCI Express卡支持的三种电压分别为3.3V、3.3Vaux以及1 2V.取代AGP接口的PCI Express接口位宽为×16,将能够提供5GB/s的带宽,即便有编码上的损耗但仍能够提供约为4GB/s左右的实际带宽,远远超过AGP 8X的2.1 GB/s的带宽.     

一种面向Chiplet互连的高效传输协议设计与实现

高效、高带宽、高可靠性的传输协议对于Chiplet异构集成技术有着至关重要的作用。为此，提出了一种面向Chiplet互连的并行传输接口协议。采用新型分层架构提升协议的灵活性和可兼容性；通过基于多路选择链的冗余通道技术提高对物理链路故障的容错性，并在硬件上实现循环冗余校验，从而提升协议的传输可靠性。为了验证提出的传输协议，在2块VC709 FPGA上实现了协议传输通路。实验结果表明，与PCIe相比，所提协议具有带宽高、接口面积小、可靠性高的优势。     

基于FPGA实现的高速串行交换模块实现方法研究

采用Xlinx公司的Virtex5系列FPGA设计了一个用于多种高速串行协议的数据交换模块,并解决了该模块实现中的关键问题。该交换模块实现4X模式RapidIO协议与4X模式PCI Express协议之间的数据交换,以及自定义光纤协议与4X模式PCIExpress协议之间的数据交换,实现了单字读写以及DMA操作,并提供高速稳定的传输带宽。     

耐威国际All-Lan 7类产品介绍

耐威国际All-Lan7类系列产品是专门为多种应用同时在一条链路上传输而特别设计的，接口采用相关国际标准认可之MiniC接口，此接口能完美体现SFTP双屏蔽系统的性能，在插头插入插座后，每对触点形成完美的面接触和每对独立的屏蔽效果，从而实现不同的应用，如数据、语音、视频等同时在一条链路上传输，这是常规RJ45接口无法比拟的。All-Lan7类系列产品传输带宽达到1000MHz，满足常规100MbPs，1GbPs。10GbPs以太网，     

面向RapidIO控制器与片上网络的转换接口设计

随着嵌入式处理器性能的不断提升,传统的并行总线互联方案已不能满足日益增长的带宽需求。RapidIO技术缓解了传统互联总线性能缓慢增长和处理器性能高速发展之间的矛盾,同时,片上网络也已成为多核体系结构中最常用的互联结构。为了实现两者之间的数据交互,设计了一种面向RapidIO控制器与片上网络的转换接口,可实现RapidIO控制器的AXI协议到片上网络内部包传输的转换,满足RapidIO设备读/写操作的需求。仿真结果表明,转换接口功能正确、完整,符合设计要求。     

Communication Express通讯软件接口：实现技术与性能评测

本文描述了一个基于PCI-X总线高速通讯卡的通讯软件接口实现技术，该接口通过虚拟硬件资源，实现了保护的用户级通讯操作，提供报文传输和RDMA两种数据传输方式，实现进程间数据的零拷贝传输，同时基于该接口还支持IP报文的传输。测试中该接口在单链路上实现501MB／s，双链路上实现1002MB／s的带宽，在基于Socket接口的测试中，实现了384MB／s的通讯带宽。     

RapidIO链的设计方案和应用

串行RapidIO支持两种工作方式:Message和DirectIO方式。DirectIO方式使用简单,但是它在连续传输多包的情况下,CPU需要等待LSU寄存器空闲。为了解决该问题,提出了RapidIO链的传输新方案,即用EDMA通道代替CPU配置SRIO的LSU寄存器。实验表明该方案能有效地降低CPU负荷。     

一种VESA转RapidIO接口的设计与实现

在现代通信技术中,为了提高VESA视频数据的传输和处理速率,VESA视频数据通常要通过高速串行总线Ra-pidIO传输到主机或DSP中。因此,传输时必须在VESA接口和RapidIO接口之间添加时序转换电路。为了解决传统方法中通过时序转换电路直接进行时序转换所带来的设计复杂、可移植性差等问题,文中基于应用需求,提出一种用DPRAM将VESA接口与RapidIO的DMA接口隔离的架构,设计并实现了一种VESA到RapidIO接口的转接桥,以满足二者之间的通信需求。功能仿真和工程实践表明,该转接桥工作稳定,性能良好,较好地满足了应用需求。     

基于FPGA的高速CPI接口的设计与实现

为保证数据包在现场可编程门阵列器件之间可靠传输,提出一种有效带宽达12.8G Bits/s的高速整包数据传输接口(complete packet interface,CPI),采用out_of_band方式传输控制信息,使控制字传榆不占用报文内容的传输带宽,提高了该接口的带宽利用率.利用动态相位调整技术,并在相邻包间隔插入固定的校验序列,通过设定简单的判定规则,实时感知当前接口的通道状态并及时消除相位偏移,从而保证接收端可靠接收数据.     

四线同步串口在CCD成像系统中的应用

三线同步串口传输方式具有简单可靠、实现容易、占用线缆少等优点,为了适应线阵CCD双端输出的高速成像模式需求,本文引入了DDR(Double Data Rate,双数据速率)读写方式,对三线同步串口进行改造,探讨如何在较低时钟频率下达到较高的传输带宽,提出了基于DDR的四线同步串口设计,当同步帧使能信号有效时,同时传输两组具有固定时延的数据,在接收端设计合适的缓存协议,实现了图像高速串行传输。该设计的程序编码比较简单,不过多增加传输线缆的负担,易于软硬件实现和工程应用。     

基于SoPC的前端RapidIO接口设计

针对现代高性能嵌入式系统高速RapidIO信号接入的应用需求,提出一种基于可编程片上系统(SoPC)的前端RapidIO接口设计方案,以VirtexII Pro现场可编程门阵列芯片为核心,利用RapidIO IP核等库资源及硬件编程实现RapidIO接口、低压差分信号图像接口、RS422控制接口间的信息转发逻辑。该方案能够提高信息采集和输出的时效性。     

八核浮点型DSP的双千兆网接口设计

单个千兆网口无法满足一些系统的需求。采用PCIe或者RapidIO接口可以进一步提高接口速率,但加大了系统的复杂度,而且和大部分既有设备无法直接连接。为此,本文提出一种双千兆网口接口实现技术,将网络数据传输速率提高2倍。以多核DSP芯片TMS320C6678为应用平台,介绍了双千兆网口的通信设计方法以及详细的软硬件设计方法。     

基于FPGA的串行RapidIO-PCI转接桥设计

针对传统总线PCI存在的问题,提出异步FIFO存储转发模式的串行RapidIO—PCI转接桥方案,介绍RapidIO高速总线的体系结构及其性能优势,根据PCI和RapidlO协议,给出转接桥关键部分结构的设计,并在FPGA上的进行验证与实现。实验结果表明,该方案是有效的。     

Single‐feed wideband circularly polarized patch antenna using dual mode defected ground waveguide coupling structure

A dual mode square‐ring defected ground waveguide (SR‐DGW) with defected square patch is first proposed to excite a single‐feed dual mode circularly polarized (CP) patch antenna, which can improve the impedance bandwidth and achieve the CP radiation pattern. The defected square patch is called the perturbation element. By optimizing the size of the perturbation, the degenerate modes of the dual mode SR‐DGW are split and their orthogonal modes can be excited simultaneously. Due to the dual mode of the SR‐DGW, the TM₀₁ mode, and TM₁₀ mode of the square patch antenna are excited simultaneously, which can improve the impedance bandwidth of the antenna. Meanwhile, owing to the orthogonal modes, CP radiation pattern of the antenna is obtained. Then, for a better impedance matching, an L‐shaped spurline embedded in the feedline is introduced. The simulated and measured results show a good performance of the proposed antenna. The measured ?10 dB impedance bandwidth is 10.4% (3.56 GHz‐3.95 GHz). The measured 3 dB axial ratio bandwidth is 5.36% (3.63 GHz‐3.83 GHz). Detailed designs and experiments are described and discussed.