部分耗尽SOI工艺器件辐射效应的研究

对0.13μm部分耗尽SOI工艺的抗辐射特性进行了研究.首先通过三维仿真研究了单粒子事件中的器件敏感区域,随后通过实验分析了器件的总剂量效应.三维仿真研究了离子入射位置不同时SOI NMOS器件的寄生双极效应和电荷收集现象,结果表明,离子入射在晶体管的体区和漏区时,均可以引起较大水平的电荷收集.对SRAM单元的单粒子翻转效应(SEU)进行了仿真,结果表明,体区和反偏的漏区都是翻转的敏感区域.通过辐照实验分析了器件的总剂量效应,在该工艺下对于隐埋氧化层,关断状态是比传输门状态更劣的辐射偏置条件.     

PDSOI SRAM单元的单粒子加固方法

通过MEDICI的二维器件模拟,提出不仅在正栅下的体区受到单粒子入射后释放电荷外,漏极也可以在受到单粒子入射后释放干扰电荷.对SOI SRAM单元中器件的漏极掺杂浓度进行优化,可以减小漏极受到单粒子入射所释放的电荷.改进了SOI SRAM的单元结构,可以提高SRAM抗单粒子翻转(SEU)的能力.     

驱动能力对SOI SRAM单元单粒子效应的影响仿真

采用silvaco软件对抗辐射不同沟道宽度的PD SOI NMOS器件单元进行了三维SEU仿真,将瞬态电流代入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟。通过这种电路模拟的方法,可以得到SRAM存储单元的LET阈值。通过对比LET阈值的实际测量值,验证了这种方法的实用性,并对不同驱动能力的SRAM单元进行了翻转效应的对比。在NMOS和PMOS驱动比相同的情况下,沟道宽度越大,SRAM的翻转LET阈值反而越高。     

PDSOI CMOS SRAM单元临界电荷的确定

PDSOI CMOS SRAM单元的临界电荷(Critical Charge)是判断SRAM单元发生单粒子翻转效应的依据.利用针对1.2μm抗辐照工艺提取的PDSOI MOSFET模型参数,通过HSPICE对SRAM 6T存储单元的临界电荷进行了模拟,指出了电源电压及SOI MOEFET寄生三极管静态增益β对存储单元临界电荷的影响,并提出了在对PDSOI CMOS SRAM进行单粒子辐照实验中,电源电压的最恶劣偏置状态应为电路的最高工作电压.     

质子引入的6T SRAM单粒子翻转截面预测模型

提出了一种基于SOI工艺6T SRAM单元质子辐射的单粒子饱和翻转截面的预测模型,该模型通过器件物理来模拟辐照效应,利用版图和工艺参数来预测质子引入的单粒子饱和翻转截面。该模型采用重离子的SPICE测试程序对质子辐射的翻转截面进行预测,该方法简单高效,测试实例表明在0.15μm SOI工艺下,预测的质子引入的单粒子翻转饱和截面和实际测试的翻转截面一致。     

基于SRL结构的抗辐射SRAM单元设计

在空间辐射环境中,单粒子翻转(SEU)效应严重影响了SRAM的可靠性,对航天设备的正常运行构成极大的威胁。提出了一种基于自恢复逻辑(SRL)结构的新型抗辐射SRAM单元,该单元的存储结构由3个Muller C单元和2个反相器构成,并采用读写线路分开设计。单粒子效应模拟实验结果表明,该单元不仅在静态存储状态下对SEU效应具有免疫能力,在读写过程中对SEU效应同样具有免疫能力。     

粒子入射条件对28nm SRAM单元单粒子电荷共享效应影响的TCAD仿真研究

利用器件仿真工具TCAD,建立28 nm体硅工艺器件的三维模型,研究了粒子入射条件和器件间距等因素对28 nm体硅工艺器件单粒子效应电荷共享的影响规律。结果表明,粒子LET值增大、入射角度的增大、器件间距的减小和浅槽隔离(STI)深度的减少都会增加相邻器件的电荷收集,增强电荷共享效应,影响器件敏感节点产生的瞬态电流大小;SRAM单元内不同敏感节点的翻转阈值不同,粒子LET值和入射角度的改变会对SRAM单元的单粒子翻转造成影响;LET值和粒子入射位置变化时,多个SRAM单元发生的单粒子多位翻转的位数和位置也会变化。     

Novel SEU hardened PD SOI SRAM cell

A novel SEU hardened 10T PD SOI SRAM cell is proposed.By dividing each pull-up and pull-down transistor in the cross-coupled inverters into two cascaded transistors,this cell suppresses the parasitic BJT and source-drain penetration charge collection effect in PD SOI transistor which causes the SEU in PD SOI SRAM. Mixed-mode simulation shows that this novel cell completely solves the SEU,where the ion affects the single transistor.Through analysis of the upset mechanism of this novel cell,SEU performance is roughly equal to the multiple-cell upset performance of a normal 6T SOI SRAM and it is thought that the SEU performance is 17 times greater than traditional 6T SRAM in 45nm PD SOI technology node based on the tested data of the references.To achieve this,the new cell adds four transistors and has a 43.4%area overhead and performance penalty.     

基于Geant4的三维半导体器件单粒子效应仿真

在空间中,辐射粒子入射半导体器件,会在器件中淀积电荷.这些电荷被器件的敏感区域收集,造成存储器件(如静态随机存储器(SRAM))逻辑状态发生变化,产生单粒子翻转(SEU)效应.蒙特卡洛工具-Geant4能够针对上述物理过程进行计算机数值模拟,可以用于抗辐射器件的性能评估与优化.几何描述标示语言(GDML)能够在Geant4环境下对器件模型进行描述.通过使用GDML建立三维的器件结构模型,并使用Geant4进行不同能量质子入射三维器件模型的仿真.实验结果表明,在三维器件仿真中低能质子要比高能质子更容易引起器件的单粒子翻转效应.     

基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

一种新颖的高可靠CMOS SRAM 单元

本文提出了一种新颖的8管抗SUE,高噪声容限的SRAM单元。通过在每个访问晶体管上增加了一个并联的晶体管,上拉PMOS的驱动能力可以设计的比传统单元的PMOS的驱动能力更强,读访问晶体管可以设计得比传统单元的读访问晶体管更弱。因此保持,读噪声容限和临界电荷都有较大提高。仿真结果表明,与传统的6管单元相比,合理设计上拉晶体管尺寸后,临界电荷提高了将近3倍。保持和读静态噪声容限分别提高了72%和141.7%。但该新式单元的面积额外开销为54%,读性能也有所下降,适用于高可靠性应用,如航天,军事等。     

A novel high reliability CMOS SRAM cell

A novel 8T single-event-upset(SEU) hardened and high static noise margin(SNM) SRAM cell is proposed. By adding one transistor paralleled with each access transistor,the drive capability of pull-up PMOS is greater than that of the conventional cell and the read access transistors are weaker than that of the conventional cell.So the hold,read SNM and critical charge increase greatly.The simulation results show that the critical charge is almost three times larger than that of the conventional 6T cell by appropriately sizing the pull-up transistors.The hold and read SNM of the new cell increase by 72%and 141.7%,respectively,compared to the 6T design,but it has a 54%area overhead and read performance penalty.According to these features,this novel cell suits high reliability applications,such as aerospace and military.     

Measurement of transient effects in SOI DRAM/SRAM accesstransistors

Bitline-induced transient effects in access transistors pose a problem in SOI DRAM and SRAM cells. The floating-body potential is affected by the bitline so changes in the bitline potential may upset the charge stored in the memory cell. Transient effects in SOI access transistors are measured versus the time the bitline is at high voltage, and V_DD for fully- and partially-depleted SOI devices. Bulk devices show no bitline-induced transient effects. Measurements show that the magnitude of the charge upset can be large enough to disturb the charge stored in DRAM and SRAM cells. Measurements also show that for any substantial upsets to occur, the time the bitline has to be at high voltage is on the order of milliseconds. Although the effect of bitline transitions is cumulative, the amount of charge upset when the bitline switches rapidly (i.e., millisecond periods) is shown to be negligible. Thus, proper design of SRAM upset-charge protection and DRAM refresh time should circumvent this problem     

一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

用SOI技术提高CMOS SRAM的抗单粒子翻转能力

提高静态随机存储器（SRAM）的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅（SOI）基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61．8MeV／（mg／cm^2）,优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。     

Beta engineering and circuit styles for SEU hardening PD-SOI SRAM cells

SOI technologies have long been used for SEU-hardened SRAMs and other radiation-hard circuits. However, to maintain their advantages in the submicron regime, it is essential that the strength of the floating body effects (FBE) and the role of the parasitic bipolar transistor (PBJT) should be minimized. In this work these are achieved by reducing the gain β of the PBJT by controlling the carrier recombination lifetime of the SOI film. Two sets of devices (A and B) were fabricated on 0.35 μm PD SOI technology, where Device A underwent a lifetime “killing”-processing step to control the single event upset (SEU) vulnerability. These devices were experimentally characterized and simulated and the results verified the benefits of lifetime “killing”. Additional SEU control was achieved by optimizing the circuit design of the cell through the incorporation of suitable delay elements.     

温度对SRAM器件单粒子翻转重离子测试的影响

本文基于单粒子效应地面重离子模拟实验,选取体硅SRAM与SOI SRAM两种待测器件,在兰州重离子加速器上（HIRLF）研究了温度对单粒子翻转测试的影响。用12C粒子对体硅SRAM器件的温度实验显示,单粒子翻转截面易受温度的影响。对于SOI SRAM器件,12C粒子测得的单粒子翻转截面随温度升高有显著的增大,但209Bi 粒子测得的单粒子翻转截面却随温度保持恒定。用Monte Carlo的方法分析了温度对单粒子翻转测试的影响规律,发现在单粒子翻转阈值LET附近温度对单粒子翻转截面有大的影响,但是随着单粒子翻转的发生接近于饱和,单粒子翻转截面渐渐的表现出低的温度依赖性。基于该模拟结果,我们对实验数据进行了分析,同时提出了一种准确评估在轨翻转率的合理方法。