2个4K5伏的静态随机存储器(RAM)

本文描述一个只用5伏电源并且与TTL相容的两个4096位的MOS随机存储器,该存储器在最坏情况下读出时间为200ns,功耗为370mw。它可以组成1K×4位,也可以组成4K×1位。用选择金属掩模的方法在同样的192密耳×197密耳的模片上面获得两个器件,并且将两个芯片封装在一个22引线双列直插式管壳内。一个新的存储器状态输出信号可以提供系统设计者允许利用实际的存储器特性,而不是最坏情况下的图表说明书。这里除了简化了时间关系外还允许改进系统的标准。     

4K MOS动态随机存储器

本文提出了一种4K 动态MOS 随机存储器(RAM)的方案,该方案采用每位三管的单元,其面积小于2密耳~2/位,采用n 沟道硅栅MOS 工艺。芯片只需要一个时钟脉冲,并且内部产生所需的多相时钟脉冲。所有的输入和输出与高电平的时钟脉冲不同,其电平与TTL 相配。     

一个高速16K位n沟道MOS随机存储器

本文介绍一个高速16K位动态MOS随机存储器(RAM)的方案。这个存储器采用了先进的n沟道硅栅MOS工艺(5μm 光刻技术)制成的面积为22×36μm~2的单管单元。设计的主要特点是采用一个具有高速度(读取时间为200ns)和低功耗(400ns 周期内为600mw)的读出线路图。全译码存储器制在5×7mm~2的芯片上,并装配在22引线陶瓷的双列直插式封装内。     

1973年国际电子器件会议摘讯

美国贝尔实验室研制的1024单元P 沟道MOS随机存储器(MOS RAM)(Electronics.Dec.18,1972,p.29)采用电子束工艺重新生产后,使整个存储线路,包括地址、译码、读出放大器在内,可以放在一块47×71密耳~2的芯片上。这个数据较目前的MOS RAM 的面积小四倍。这个单管单元RAM 的对准精度为1微米,也是MOS RAM 的一个新记录。取数时间为45毫微秒(未改进以前,芯片取数时间为150ns,译者注),单元尺寸是栅长为4微米,接触孔为2微米见方。象以前的芯片一样,新的芯片也采     

绝缘体上外延硅薄膜MOS工艺的五管存储单元

和一般互补MOS 工艺的六管存储单元相比较,五管存储单元所需要的面积大约只占百分之七十。目前已经研制出在绝缘体上外延硅薄膜(简称ESFI)的存储矩阵,这个矩阵的单元面积为5700微米~2(9密耳~2)。此外,还提出了一种读出电路和估计了2048单元存储器芯片的典型数据。     

MCM7001型N-沟道MOS随机存储器——为微型信息处理机存储器设计提供新的可能性

1.MCM7001超高速MOS随机存储器 a.主要特点 MCM7001是1024字×1位(容量1K单元)的随机存储器(RAM),图1给出MCM 存储器所要求的主要功耗仅当芯选信号(CS)为高电平时才需要。在这一点上即使大的存储器系统中,其功耗也不会比被选的几个存储器大,实际上所选的存储器数量总和字长相适应的。因此,在大的存储器系统中就不存7001的逻辑图。其最大取数时间只有55毫微秒,它比同样规摸的其它MOS或双极型存储器(包括ECL双极型存储器)都快。与其它类型存储器相比,MOS器件的低功耗以及高速度成为其突出优点。表1给出三种不同类型1K单元存储器每位的功耗,取数时间及其乘积(速度-功耗积)。     

超高速4K单元NMOS随机存储器(MB 8211)

MOS随机存储器(RAM)作为电子计算机主存储器而大量需要的情况下,近几年来在高速化和高集成化方面部取得了很显著的进展。在高速化方面1K单元/芯片的取数时间为50～100毫微秒,在高集成化方面4K单元/芯片的MOS RAM都已进入了商品化阶段, 现在已有10余家半导体公司出售或者发表了有关4K单元RAM,其中大多数的取数时间是在300～600毫微秒的中低速范围内,目前,主要重点是放在大容量和低价格方面。然而,看来象1K单元MOS存储器那样,4K单元存储器显然也逐渐地向高速化方面前进,作为     

ECL 256×1双极全译码随机存储器组件的电路设计

为了适应千万次以上的大型计算机对超高速存储器的要求,中国科学院上海冶金研究所和北京计算技术研究所共同研制了双极全译码 ECL256×1随机存储器组件。它采用泡发射极、对通隔离、单层布线工艺。存储单元为并联二极管双射极单元[1]-[4]。芯片面积为2.6×3.2mm~2。试制样品的地址取数时间一般小于23ns。最小写入脉冲宽度小于15ns。功耗一般小于500nW,电源电压-5V±10%。工作时最高环境温度75℃。本文介绍单层布线256×1存储器组件的线路设计和测试结果。     

与射极耦合逻辑(ECL)相容的4096单元高速随机存储器

本文介绍一种4096单元准静态(Pseudostatic)MOS随机存储器,它的全部输入(包括时钟)都与射极耦合逻辑(ECL)相容。这种存储器的取数时间小于80ns,周期时间小于150 ns,维持功耗是300 mW。全译码存储器制作在204×237 mil的硅片上,并封装在22引线双列直播式陶瓷管壳里。     

单管单元MOS随机存储器的外围电路

采用单管和一个存储电容组成的MOS动态存储器的单元面积可以在2平方密耳以下。有用的读出信号非常小,通常采用平衡读出。在确定总面积、价格、性能和测试难度的时候,这种读出放大器和芯片上除存储矩阵之外的电路就变得越来越重要了。本文讨论了一个实际的4K随机存储器(RAM)设计中所用的一些关键的外围电路,该设计着重考虑了这些因素。在组成所用的读出放大器时,设计了“边缘校验”的可能性,它可以用来测试单元的存储电平和读出放大器的偏移,以此来保证存储器中适当的信号余量。     

一种16K×1I~3L动态RAM

以前已经介绍过一种4096×1双极型动态RAM。这里将介绍一种采用同样单层布线(I~3L)工艺、管腿兼容的16384×1动态RAM。这种16K存储单元由两支NPN、PNP晶体管组成。存储保持在NPN晶体管的集-基电容上,该晶体管产生β倍的电荷读出。由外围读出-驱动电路确定的单元尺寸是0.7 mil~2,用单层布线的存储器芯片尺寸为26000 mil~2。地址译码是借助于如图1所示的快速、低功耗树译码结构实现的。从两个地址引线来的输入信号被预先译码,在四个缓冲输出中得到一个高电平信号。然     

64K MOS动态随机存储器

MOS随机存储器(RAM)通常用来做数据处理系统的主存储器。人们不断地改进它,增加存储器的位密度,缩短读出时间以及降低功耗。目前16K MOS RAM已有商品。由于尺寸和功耗方面的限制,制造64K MOS随机存储器(RAM)还存在一些困难。本文提出了一     

MOS主存储器的设计

本文用FAIRCHILD F16K3DC(16K字×1位/片16腿双列直插式MOS存储器片)设计184计算机的64K字×18位MOS主存储器系统为例,对MOS主存储器与CPU接口、工作方式、动态存储器再生、信息维持、存储板设计以及如何从设计上保证可靠性等问题进行讨论。     

高密度静态ESFI MOS记忆单元

去除触发器中的跨接和用二极管来选择单元,减小了静态MOS记忆单元的面积。这种单元具有互补晶体管、二极管和高额定值负载电阻,已用绝缘衬底上外延硅膜工艺(ESFI)实现;单元面积可以小到1500微米~2(2.4密耳~2),是到目前为止已知道的面积最小的静态MOS记忆单元。本文将讨论这种记忆单元的静态和动态特性,以及在大规模集成电路中的性能;为此目的,已在3.5×4.2毫米(140×170密耳)的面积上,做成了带有简单译码和读出电路的4096位的探索性存贮器。考虑所测量的数据,ESFI MOS存贮电路比动态MOS存贮器,在速度和功耗方面都显示出更好的性能,但其主要的优点是静态工作方式。     

AMS7001随机存储器

AMS7001是一种新颖而使用方便的MOS随机存储器(RAM)。这种存储器采用MOS器件与电荷泵器件结合在一起建立和保持所存储的状态,所以使用这种存储元件时和静态的一样,不需要周期性再生。存储器内部含有几种与TTL电平相容的电路。地址缓冲寄存器、数据输入缓冲寄存器和读出放大器都是采用触发器电路,因而能高速操作。由于采用了几种省能器电路,限制了电路中的功耗。外部时钟信号中只有芯选信号(CS)需要MOS电平,而其它时钟输入全是TTL电平。     

简讯

据报导在美国弗城举行的1975年国际固体电路会议上,英特尔公司发表了一个称为2106的n沟MOS 4K RAM(随机存储器)。这种4K RAM取数时间为80毫微秒,周期时间为150毫微秒,速度为目前市场上最快的4K RAM的三倍。存储单元采用与AMS 7001 1K RAM相类似的电荷泵浦式电路结构,如图1所示。     

一个用单管单元做成的4096单元MOS存储器件

前言由于MOS器件比双极器件包含较少的制造步骤,因而用它们来做成廉价的大容量存储器是很实际的[1]。大规模集成MOS存储器(表1)的迅速发展开始于1970年的256单元的MOS器件[2]。其后转为用电容作为存储数据的动态单元[3]以及制造工艺的改进使增加组装密度成为可能。动态的1024单元的器件已经组成UNIDATA及其它形式的计算机中的标准硬件。我们为未来的存储器[4]已研制成二个4096单元N沟道硅栅工艺的MOS器件     

TMS4062型动态存储器的构造原理和应用

前言本文叙述TMS 4062型MOS 存储器的构造和原理,确定了一个容许容量扩展的方法,此外还介绍了一个4K×8位存储器及其读写系统。MOS 存储器的发展已有若干年,存储单元一般由两个负反馈交叉耦合的静态单元(图1a)组成。在这种单元里,两个晶体管中的一个总是通导的,此通导的晶体管便产生功耗。为减少此功耗,最简单的解决方法是利用时钟信号控制每个单元的负载电阻(图1b)。若时     

高速双极型1K位随机存储器(RAM)

要提高数据处理机的处理能力,就要提高所用元件的性能。在最新的计算机中,中央处理器(CPU)中已使用亚毫微秒逻辑元件。但是为直接对应于从这样高速的CPU 中取数,不能说缓冲存储器原来的几十毫微秒的速度就够了。作者从上述背景提出研制取数时间小于10ns、每芯片1K 位的超高速大容量缓冲存储器用的器件。这次,完成了电路设计,试制了存储器。本文扼要地介绍了试制存储器的设计和特性1 研制的目标和存储器的组成图1为公开发表的,并具有代表性的MOS和双极半导体存储器的取数时间与功耗的关系。同时,也给出了要试制存储器的性能的目     

简化再生的动态N-沟道随机存储器

目前采用的N-沟道硅栅工艺的新的单元的设计,使得MOS随机存储器容量更大,密度更高,可以与磁心和双极型存储器相竞争。对计算机设计者得到的好处是N-沟道比P沟道随机存储器速度较快,而与同样大小的双极型存储器一样快。特别是简化再生只用0.01％的占空比可对整个存储器全部再生,使存储器能无形再生,无需存储器占线时间,并且在某些应用中,存储器全然不需要再生;存储单元的设计,使之功耗减小到磁心或双极的一小部分,去掉了时序和控制所必需的设备,诸如寻址再生、维持控制或预充,这样,大大降低了整个系统的成本(N-沟道MOS随机存储器每位的成本与P-沟道的相同)。