面向IEEE802.16e的高效LDPC编码器设计

基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE 802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种LDPC编码器结构降低了逻辑资源开销,提高了编码速度。     

基于校验矩阵的卷积码盲识别技术研究

首先论证了C(n,n-1,m)卷积码的基本校验矩阵的维数与卷积码编码器存储器阶数之间的关系,通过码字约束关系提出了一种矩阵秩的判别方法。无误码情况下的仿真实验表明:在没有先验知识的情况下,对卷积码的多个参数有良好的识别效果。最后给出了AWGN信道下该识别方法的MATLAB仿真分析,实验结果表明该算法具有良好的容错性能。     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

基于校验矩阵的C(n,n-1,m)卷积码盲识别技术研究

摘 要:本文首先论证了C(n,n-1,m)卷积码的基本校验矩阵的维数与卷积码编码器存储器阶数之间的关系,通过码字约束关系提出了一种矩阵秩的判别方法。无误码情况下的仿真实验表明：在没有先验知识的情况下,对卷积码的多个参数有良好的识别效果。最后给出了AWGN信道下该识别方法的Matlab仿真分析,实验结果表明该算法具有良好的容错性能。     

LU分解法的LDPC码编码器的FPGA实现

针对校验矩阵不具备准循环结构的1类低密度奇偶校验(low density parity check,LDPC)码,采用改进的LU分解法,设计了1种低复杂度的LDPC码编码器。通过运用流水线技术与乒乓缓存技术,显著降低了存储资源的消耗,提升了吞吐率。同时,该编码器适用于所有校验矩阵能进行LU分解的LDPC码,具有良好的应用价值。     

符合CMMB标准的LDPC解码器设计

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在Altera的StratixlI-EP2S180F1020C3型FPGA上实现了这种结构.该设计合理利用了LDPC校验矩阵的规律,使用了一种适当的存储器调用的控制策略.在几乎不增加硬件资源的情况下,实现了两种码率的复用.     

基于CMMB系统的LDPC译码器的设计与实现

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律,采用了一种适当的硬件结构和独特的存储器调用控制策略,故可在保证高性能和较大吞吐率的情况下,以较少的硬件资源实现两种码率的复用。     

一种高效的LDPC编码器的DSP设计与实现

目前,大多数LDPC编码器采用的是FPGA实现,文中根据Richarson和Unbanke提出的有效编码算法,具体分析了基于该算法的编码器在DSPs上的设计思路,并联合考虑校验矩阵的存储与运算,给出一种高效的存储方式和矩阵向量乘法的计算方法.此外,结合DSPs的软件流水功能,对程序进行了优化,使实现编码所需的指令周期大幅减少,从而提高编码速率..     

基于FPGA的LDPC编码设计

针对低密度奇偶校验码（简称LDPC码）的直接编码运算量较大、复杂度高,根据Richardson和Urbanke（RU）建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成。在QuartusⅡ7．2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程。结果表明：此方案在保证高效可靠传输的同时降低了实现的复杂度。这种编码方案可灵活应用于不同的校验矩阵日,码长和码率的系统中。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。