乏晰边沿的时序电路模型

本文对赫夫曼时序电路模型提出修正。确立了乏晰边沿集合的运算及性质。在布尔微分及乏晰边沿集合两个基础上,建立了乏晰边沿的时序电路模型。研完了乏晰毛刺的分明度量,最后提出了时序电路不分明状态的判定定理。因此,本文阐述的时序电路模型为时序电路故障测试产生算法及时序电路不分明状态的测试产生算法(逻辑正确性检查)提供了依据。     

针对同步时序电路VHDL设计的有效模型判别器VERIS

介绍了一个针对同步时序电路VHDL设计的性质验证的解决方案-一个有效的符号模型判别器VERIS,该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性,可显著地减少有限状态机（FSM）的状态空间;大大地提高可达性分析和性质验证的速度;同时,实现了反例生成机制,实验结果表明,与Deharbe的模型判别器相比,用这个模型判别器验证一些基准电路更加适用于同步时序电路。     

紫外面阵CCD驱动时序设计

对帧转移型面阵CCD的驱动时序进行了分析,设计了紫外CCD-CCD180-512-SFT的驱动时序电路.在Quartus Ⅱ软件设计环境下,使用硬件描述语言VHDL对驱动时序电路进行了硬件描述,选用Altera公司的可编程逻辑器件EPM7128SLC-84-10进行适配.电路仿真结果表明,所设计的驱动时序电路满足CCD180-512-SFT的驱动要求.     

基于CPLD和VHDL的一种线阵CCD驱动电路的设计

本文介绍了线阵CCD的工作原理和结构,运用VHDL硬件描述语言,结合复杂可编程逻辑器件CPLD,完成了对线阵CCDT1702C的驱动时序电路的设计,给出了部分VHDL语言代码,利用QuartusII软件实现了时序仿真。     

基于混合蛙跳算法的时序电路测试生成

阐述了将混合蛙跳算法应用在时序电路自动测试生成的实现方法和结果;根据时序电路自身的结构特点,构造了测试生成的混合蛙跳表达方式,设计了自动测试生成离散混合蛙跳模型,通过群体中青蛙间的合作和竞争产生的群智能指导快速优化收敛;最后,根据国际标准时序电路进行了验证试验;结果表明,与同类算法相比,该算法获得了较小的测试集和较高的故障覆盖率。     

二值逻辑网络的三值模型

本文对Brzozowski时序电路三值模型提出改进。首先引入三值逻辑差;在新三值代数的基础上建立了任意网络的复数模型。最后,本文提出一个新算法,用此算法能完整地描述时序电路的过渡过程。     

基于OV5017和CPLD的图像采集显示系统

阐述了CMOS图像传感器的一般特征,介绍了CMOS黑白图像传感芯片OV5017的性能,讨论了用CPLD进行LCD驱动设计。并使用VHDL语言设计LCD驱动时序电路。     

基于FPGA的TDI-CCD时序电路的设计

为解决TDI-CCD作为遥感相机的图像传感器在使用中所面临的时序电路设计问题,文中较为详细地介绍了TDI-CCD的结构和工作原理,并根据工程项目所使用的IL-E2TDI-CCD的特性,设计了一种基于现场可编程门阵列(FPGA)的TDI-CCD时序电路,其驱动时序使用标准的硬件描述语言VHDL编写,时序仿真的波形效果相当理想。工程应用的结果表明,该设计具有一定的先进性和实用性。     

基于量子进化算法的时序电路测试生成

本文介绍将量子进化算法应用在时序电路测试生成的研究结果。结合时序电路的特点，本文将量子计算中的量子位和叠加态的概念引入传统的测试生成算法中，建立了时序电路的量子进化算法测试生成模型。在国际标准电路上的验证结果表明，与同类算法相比，该算法模型可获得较高的故障覆盖率和较小的测试矢量集。     

改进的时间帧展开的时序电路等价验证算法

提出一种改进的基于时间帧展开的时序电路等价验证算法，其来源于模型检查中的基于数学归纳的验证算法，在使用并简化了SAT问题中不可满足子集提取过程后，将基本条件检查和归纳检查合并处理．为了能在时间帧展开过程中减少状态搜索空间，利用结构不动点技术并提出了准动态唯一状态约束等改进的方法．实验表明，随着时间帧的不断展开，文中算法运行时间的增长速度明显慢于基于数学归纳法的验证算法，其适合验证经过时序优化后的电路．     

模型检测在软件测试中的应用

随着计算机软硬件系统日益复杂，如何保证其正确性和可靠性成为日益紧迫的问题。在为此提出的诸多理论和方法中，模型检测（model checking）以其简洁明了和自动化程度高而引人注目。具体介绍了模型检测的一些理论，同时将它应用于具体的软件程序，运用模型检测方法对软件进行测试。从而证明了模型检测方法与测试结合对于软件可靠性和正确性所起的巨大作用。     

基于CAD技术的数字逻辑系统

数字逻辑系统的设计离不开计算机辅助设计CAD工具的帮助，尤其是VHDL硬件描述语言。该语言采用模块化的设计方法，自顶向下完成全部设计和综合过程，最终生成印刷电路板或专用集成电路，论述了高级语言VHDL的行为模块描述和结构模式描述，介绍了数字逻辑系统的设计方法和步骤，继而通过一个简单设计实例讨论了VHDL语言模块化的综合描述过程。     

浅议VHDL语言在电子设计自动化中的应用

随着电子技术和计算机技术的迅速发展,电子设计也变得越来越复杂,并朝着自动化方向发展,且运用语言进行电子设计成为了一种趋势,有效地缩短了开发的周期及效率,其中VHDL语言就是电子设计中常用的一种语言。本文就VHDL语言在电子设计自动化中的应用进行了分析讨论。     

形式验证中同步时序电路的VHDL描述到S2-FSM的转换

符号模型检查（ＳｙｍｂｏｌｉｃＭｏｄｅｌＣｈｅｃｋｉｎｇ,ＳＭＣ）是一种有效的形式验证方法．该方法主要有２个难点：一个是建模,即如何建立并用有限内存来表示电路的状态机模型;另一个是在此模型基础上的验证算法．由于验证时间和有限状态机模型的大小是直接相关的,因而模型的大小就成为ＳＭＣ中的关键问题．本文提出一种基于同步电路行为描述的新的有限状态机模型Ｓ２－ＦＳＭ,并给出从同步电路的ＶＨＤＬ描述建立这种模型的过程．由于该模型的状态转换函数是基于时钟周期的,消去了与时钟无关的大量中间变量,所以同Ｄｅｈａｒｂｅ提出的模型相比,它的状态数大大减少．若干电路的实验结果表明,该模型由于减少了状态规模,建模时间和可达性分析时间大大减少,效果十分显著．     

基于VHDL有限状态机控制器的设计方法

有限状态机作为形式化描述方法具有独特优点,在利用VHDL进行电子系统控制功能的设计和实现中,有限状态机已成为有力的手段和途径。通过一个循环控制器的设计实例,说明了利用有限状态机的基本流程和方法,并给出了程序与仿真结果。     

Generating Scenarios by Multi-Object Checking

These days, many systems are developed applying various UML notations to represent the structure and behavior of (technical) systems. In addition, for safety critical systems like Railway Interlocking Systems (RIS) the fulfillment of safety requirements is demanded. UML-based Railway Interlocking (UML-based RI) is proposed as a methodology in designing and developing RIS. It consists of infrastructure objects and UML is used to model the system behavior. This design is validated and demonstrated by using simulation with Rhapsody. Automated verification techniques like model checking have become a standard for proving the correctness of state-based systems. Unfortunately, one major problem of model checking is the state space explosion if too many objects have to be taken into account. Multi-object checking circumvents the state space explosion by checking one object at a time. We present an approach to enhance multi-object checking by generating counterexamples in a sequence diagram fashion providing scenarios for model-based testing.     

模拟实时系统的点区间优先级时间Petri网与TCTL验证

时间Petri网为实时系统提供了一种形式化的建模方法, 时间计算树逻辑(TCTL)为描述实时系统与时间相关的设计需求提供了一种逻辑化的表达方式, 因此基于时间Petri网的TCTL模型检测广泛应用于实时系统的正确性验证.然而对于一些涉及优先级的实时系统, 例如多核多任务实时系统, 这里不仅需要考虑任务之间的时间约束还要考虑任务执行的优先级以及引入优先级带来的抢占式调度问题, 致使相应的建模和分析变得更加困难.为此, 本文提出了点区间优先级时间Petri网, 通过在时间Petri网上定义变迁发生的优先级以及变迁的可挂起性, 从而可以模拟实时系统的抢占式调度机制, 即首先高优先级的任务抢占低优先级的任务所占用的资源, 导致后者被中断, 然后前者执行完毕后释放资源, 最后后者再次获得资源从中断的地方恢复.本文通过点区间优先级时间Petri网来模拟多核多任务实时系统, 使用TCTL来描述它们的设计需求, 设计了相应的模型检测算法, 开发了相应的模型检测器以验证它们的正确性.我们通过一个实例来说明我们的模型和方法的有效性.     

流水线结构RS(255,223)译码器的VLSI设计

ＲＳ码已经广泛应用于通信系统,计算机系统,存储介质,网络和数字电视中,以提高数据的可靠性;ＲＳ（２５５,２２３）码是美国航空航天局（ＮＡＳＡ）和欧洲空间站（ＥＳＡ０在深空卫星通信系统中所采用的标准外码。文中用Ｔｏｐ－ｄｏｗｎ设计方法完成了采用频域译码算法的ＲＳ（２５５,２２３）译码器的ＶＬＳＩ设计,提出了一个ＧＦ（２５６）上串行计算的流水线结构的２５５点ＩＦＦＴ,该结构的ＩＦＦＴ与译码器的其它模块