基于模型检查的VHDL到FSM的转换

随着计算机软硬件系统规模的日益复杂,如何保证系统的正确和可靠,逐渐成为当前理论界和产业界共同关心的重要问题.为此提出的诸多理论和方法中,模型检查以其简洁明了和自动化程度高而引人注目.提出了一个针时时序电路VHDL设计的模型检查的解决方案.讨论了该方案的系统结构,将VHDL设计转化为有限状态机模型的算法,以及针对同步时序电路设计的模型化简,可有效减少FSM的状态空间,继而可以采用符号模型检查算法对需要检查的性质进行验证.     

基于状态转换符的时序电路冗余状态变换设计

在分析了时序电路冗余状态基础上,提出了基于状态转换符的时序电路冗余状态变换设计,可以把时序电路在４ 变量以内产生的冗余状态故障自动变换为合法状态,从而避免了状态验证和测试生成等较为繁琐的步骤,可以方便地设计出各种给定状态的具有自启动能力的时序电路,简洁方便、设计效率高,尤为适应采用Ｍａｔｌａｂ 程序对各类同步时序电路进行分析、化简和设计,具有较为实际的应用价值     

基于状态机的ROM接口电路模型

在芯片设计中会经常使用到ROM,而ROM又经常作为片外存储器被所设计的芯片进行读写操作,在这里就需要设计接口电路用来配合ROM和设计的芯片。ROM多为异步工作方式,如果设计的电路为同步电路,之间又存在着接口时序配合的问题。文中介绍一种基于状态机的ROM接口电路模型。该模型有两个特点:一是采用状态机实现同步时序电路与ROM异步时序电路的接口时序配合;二是实现与具有不同时间参数ROM接口电路的兼容。该模型的设计结果通过了FPGA验证,并在ASIC芯片中得到运用。     

基于状态机的ROM接口电路模型

在芯片设计中会经常使用到ROM,而ROM又经常作为片外存储器被所设计的芯片进行读写操作,在这里就需要设计接口电路用来配合ROM和设计的芯片.ROM多为异步工作方式,如果设计的电路为同步电路,之间又存在着接口时序配合的问题.文中介绍一种基于状态机的ROM接口电路模型.该模型有两个特点:一是采用状态机实现同步时序电路与ROM异步时序电路的接口时序配合;二是实现与具有不同时间参数ROM接口电路的兼容.该模型的设计结果通过了FPGA验证,并在ASIC芯片中得到运用.     

基于单边沿触发器的双边沿时序电路设计

从同步时序电路的逻辑功能入手,介绍了基于单边沿触发器的双边沿同步时序电路设计方法,并引出脉冲倍频器,最后给出了基于单边沿触发器设计双边沿时序电路的方法。     

基于状态转换符的时序电路冗余状态变换设计

在分析了时序电路冗余状态基础上,提出了基于状态转换符的时序电路冗余状态变换设计,可以把时序电路在４变量以内产生的冗余状态故障自动变换为合法状态,从而中免了状态验证和测试生成等较为繁琐的步骤,可以方便地设计出各种给定状态的具有自启动有力的时序电路。     

基于混合蛙跳算法的时序电路测试生成

阐述了将混合蛙跳算法应用在时序电路自动测试生成的实现方法和结果;根据时序电路自身的结构特点,构造了测试生成的混合蛙跳表达方式,设计了自动测试生成离散混合蛙跳模型,通过群体中青蛙间的合作和竞争产生的群智能指导快速优化收敛;最后,根据国际标准时序电路进行了验证试验;结果表明,与同类算法相比,该算法获得了较小的测试集和较高的故障覆盖率。     

同步和异步时序逻辑电路统一设计的新方法

介绍了一种新的时序电路的设计理论与方法,实现了同步、异步电路的设计过程的统一。该方法的特点是直接从时序电路的状态转换图(STD)获得触发器的激励条件和时钟脉冲;设计原理简单,易于理解,使设计更直观清楚,比传统方法简便、快捷,避免了对状态方程、驱动方程的复杂计算;该设计方法过程可以采用程序实现,实现了时序电路设计的程序化、自动化。     

改进Wav2Lip的文本音频驱动人脸动画生成

为了提高中文唇音同步人脸动画视频的真实性, 本文提出一种基于改进Wav2Lip模型的文本音频驱动人脸动画生成技术. 首先, 构建了一个中文唇音同步数据集, 使用该数据集来预训练唇部判别器, 使其判别中文唇音同步人脸动画更加准确. 然后, 在Wav2Lip模型中, 引入文本特征, 提升唇音时间同步性从而提高人脸动画视频的真实性. 本文模型综合提取到的文本信息、音频信息和说话人面部信息, 在预训练的唇部判别器和视频质量判别器的监督下, 生成高真实感的唇音同步人脸动画视频. 与ATVGnet模型和Wav2Lip模型的对比实验表明, 本文模型生成的唇音同步人脸动画视频提升了唇形和音频之间的同步性, 提高了人脸动画视频整体的真实感. 本文成果为当前人脸动画生成需求提供一种解决方案.     

时序逻辑电路设计的Petri网方法

1 引言 Petri网是一种系统模拟和分析的工具,它可以揭示出被模拟系统在结构和动态行为方面信息,利用这些信息可以对被模拟系统进行性能评估并提出改进系统的建议,从而设计出一个高质量的实际应用系统。文[1,2]利用Petri网的特性分别给出了组合逻辑电路和时序电路的Petri网分析方法,其基本思想是将已设计好的逻辑电路转化成Petri网,利用Petri网的各种分析方法(可达树、状态矩阵)进行分析。时序电路的设计是分析方法的逆过程,是根据给定的状态图或通过对设计要求的分析得到的状态图,设计出时序电路的过程;时序逻辑电路可分为同步和异步,然而采用传统的时序电路的设计方法时,即使是同步时序电路的设计也需要     

形式验证中同步时序电路的VHDL描述到S2-FSM的转换

符号模型检查（ＳｙｍｂｏｌｉｃＭｏｄｅｌＣｈｅｃｋｉｎｇ,ＳＭＣ）是一种有效的形式验证方法．该方法主要有２个难点：一个是建模,即如何建立并用有限内存来表示电路的状态机模型;另一个是在此模型基础上的验证算法．由于验证时间和有限状态机模型的大小是直接相关的,因而模型的大小就成为ＳＭＣ中的关键问题．本文提出一种基于同步电路行为描述的新的有限状态机模型Ｓ２－ＦＳＭ,并给出从同步电路的ＶＨＤＬ描述建立这种模型的过程．由于该模型的状态转换函数是基于时钟周期的,消去了与时钟无关的大量中间变量,所以同Ｄｅｈａｒｂｅ提出的模型相比,它的状态数大大减少．若干电路的实验结果表明,该模型由于减少了状态规模,建模时间和可达性分析时间大大减少,效果十分显著．     

异步时序电路分析一种OBDD方法

对异步时序电路的分析和使用是一个比较困难的问题,所以,异步时序电路的实际应用范围远不如同步时序电路,通过改进JRBurch等提出的分析方法,使之适用于异步时序电路,该方法使用基于OBDD的布尔特征函数来表示电路的转移关系,并通过基于OBDD的布尔函数的运算涞确定异步时序电路的稳定状态,及当输入改变时电路的下一个稳定状态,由此可实现对电路特性的精确描述。     

时滞扰动Lorenz系统及其同步电路实现

以Lorenz系统为模型,构造一个具有多个正的Lyapunov指数的四维时滞混沌系统,分析了其基本动力学行为,并利用滤波网络技术对新系统进行了可切换电路设计.然后,基于Lyapunov方法给出了两个相同高维时滞系统的耦合同步条件,根据所提出的同步方法设计了自同步控制电路.实验表明了该时滞系统具有丰富的动力学行为,所设计的同步控制电路结构简单,易于实现,能够通过调节部分元件参数获得较好的同步性能.     

1.5Gbps高速串行数据恢复电路的标准单元实现

在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·提出了一个应用于SATA1·0中1·5Gbps高速串行接口的高速串行数据恢复电路,它没有用PLL或DLL等模拟电路的方法,它采用完全数字电路的设计,并用标准单元实现·与用模拟电路实现的串行数据恢复电路相比,此电路设计更加简单易实现,数据恢复快速,而且面积小功耗低·电路被应用在PATA/SATA桥接芯片的设计中,并在标准0·18CMOS工艺下投片生产·     

异步电路的计算机辅助设计软件

异步电路由于没有时钟频率的限制,所以较同步电路有很多优点,其研究也越来越广泛,是未来解决计算机CPU设计的一种重要方案。异步电路的计算机辅助设计软件代表了异步电路当前研究的前沿,通过研究这些软件可以对异步电路的模型有更为深入的认识。论文整理列举了有关异步电路的63种软件工具,并将其分为设计、仿真、相关设计工具、前端设计、综合和验证6个方面。最后,在这些软件中选取两种设计软件对一个简单的例子进行了设计实现,以体现异步电路的设计特点。     

Quantum-dot cellular automata based reversible low power parity generator and parity checker design for nanocommunication

Quantum-dot cellular automata (QCA) is an emerging area of research in reversible computing. It can be used to design nanoscale circuits. In nanocommunication, the detection and correction of errors in a received message is a major factor. Besides, device density and power dissipation are the key issues in the nanocommunication architecture. For the first time, QCA-based designs of the reversible low-power odd parity generator and odd parity checker using the Feynman gate have been achieved in this study. Using the proposed parity generator and parity checker circuit, a nanocommunication architecture is proposed. The detection of errors in the received message during transmission is also explored. The proposed QCA Feynman gate outshines the existing ones in terms of area, cell count, and delay. The quantum costs of the proposed conventional reversible circuits and their QCA layouts are calculated and compared, which establishes that the proposed QCA circuits have very low quantum cost compared to conventional designs. The energy dissipation by the layouts is estimated, which ensures the possibility of QCA nano-device serving as an alternative platform for the implementation of reversible circuits. The stability of the proposed circuits under thermal randomness is analyzed, showing the operational efficiency of the circuits. The simulation results of the proposed design are tested with theoretical values, showing the accuracy of the circuits. The proposed circuits can be used to design more complex low-power nanoscale lossless nanocommunication architecture such as nano-transmitters and nano-receivers.     

Applying Learning by Examples for Digital Design Automation

This paper describes a new learning by example mechanism and its application for digital circuit design automation. This mechanism uses finite state machines to represent the inferred models or designs. The resultant models are easy to be implemented in hardware using current VLSI technologies. Our simulation results show that it is often possible to infer a well-defined deterministic model or design from just one sequence of examples. In addition this mechanism is able to handle sequential task involving long-term dependence. This new learning by example mechanism is used as a design by example system for automatic synthesis of digital circuits. Such systems have not previously been successfully developed mainly because of the lack of mechanism to implement them. From artificial neural network research, it seems possible to apply the knowledge gained from learning by example to form a design by example system. However, one of the problems with neural network approaches is that the resultant models are very difficult to be implemented in hardware using current VLSI technologies. By using the mechanism described in this paper, the resultant models are finite state machines that are well suited for digital designs. Several sequential circuit design examples are simulated and tested. Although our test results show that such a system is feasible for designing simple circuits or small-scale circuit modules, the feasibility of such a system for large-scale circuit design remains to be showed. Both the learning mechanism and the design method show potential and the future research directions are provided.     

The Saga of Synchronous Bus Arbiter: On Model Checking Quantitative Timing Properties of Synchronous Programs

Quantified Discrete-time Duration Calculus, (QDDC), is a form of interval temporal logic [14]. It is well suited to specify quantitative timing properties of synchronous systems. An automata theoretic decision procedure for QDDC allows converting a QDDC formula into a finite state automaton recognising precisely the models of the formula. The automaton can be used as a synchronous observer for model checking the property of a synchronous program. This theory has been implemented into a tool called DCVALID which permits model checking QDDC properties of synchronous programs written in Esterel, Verilog and SMV notations.In this paper, we consider two well-known synchronous bus arbiter circuits (programs) from the literature. We specify some complex quantitative properties of these arbiters, including their response time and loss time, using QDDC. We show how the tool DCVALID can be used to effectively model check these properties (with some surprising results).