一种改进ECB模式的AES算法加解密优化方案

分组对称加密算法的工作模式对于敏感信息的安全性至关重要。文章采用了工作于改进ECB模式(IECB)的AES算法实现了文件加解密,提高了数据存储的安全性。文中还提出了一种文件尾端处理方法以适应分组加解密的要求,并对不同文件大小采用分类处理策略以达到优化时空消耗的目的。最后通过实验比较了IECB和ECB的性能差异,结果表明IECB能稳定工作,获得正确、可靠的结果。     

基于GPU的AES快速实现

为了充分利用图形处理器(GPU)的闲置资源,同时达到提高密码算法加密速度的目的,提出了一种在图形处理器上实现AES加密算法的方法,分别阐述了基于传统OpenGL的AES实现以及基于最新技术CUDA的AES实现,并对这两种方法的实现性能进行了分析,同时与传统CPU方法的实现性能进行了比较,基于CUDA的AES的实现速度达到了传统CPU上AES实现速度的19.6倍.     

AES算法的FPGA实现

本文介绍了AES数据加密结构,以及相关的有限域的知识及简单运算,提出了一种用FPGA高速实现AES算法的方案,该方案设计的加密模块支持AES标准的三种密钥长度:128,192,256,支持ECB,CBC,CTR三种工作模式,即支持feedback和non-feedback两种模式,最后给出了本设计的性能指标.通过比较国内外相关测试数据,该方案在功能和速度(吞吐率)上均取得了较优的性能.     

AES算法的FPGA实现

本文介绍了AES数据加密结构,以及相关的有限域的知识及简单运算,提出了一种用FPGA高速实现AES算法的方案,该方案设计的加密模块支持AES标准的三种密钥长度：128,192,256,支持ECB,CBC,CTR三种工作模式,即支持feedback和non-feedback两种模式,最后给出了本设计的性能指标。通过比较国内外相关测试数据,该方案在功能和速度（吞吐率）上均取得了较优的性能。     

面向CBC模式的AES高速芯片设计与实现

为以硬件方式高速实现AES密码算法,缩短整个芯片的关键路径,基于一种改进AES密码算法,在算法级对电路实现进行优化,将AES密码算法中字节代替变换与列混合变换进行合并,以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时,支持分组密码工作中的ECB,CBC模式,提高了分组密码不同级别的安全性。在0.13μm CMOS工艺下,用Verilog硬件描述语言进行综合,仿真结果表明最高时钟频率可以达到781 MHz,在密钥长度分别为128 bit、192 bit和256 bit时,最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面积38.5 KGates。     

全通用AES加密算法的FPGA实现

针对高级加密标准（Advanced Encryption Standard,AES）算法需要兼容不同工作模式以及不同密钥长度的加密需求,提出全通用AES加密算法。该算法通过设计可调节密钥扩展模块和模式选择模块,实现128/192/256位宽的加密,支持ECB/CBC/CFB/OFB/CTR 5种工作模式。基于Xilinx公司的XC7VX690T FPGA综合仿真,资源消耗为1 947 Slices,最高工作频率为348.191 MHz。     

基于CUDA的SKINNY加密算法并行实现与分析

针对SKINNY加密算法在中央处理器（CPU）下实现效率偏低的问题,提出一种基于图形处理器（GPU）的快速实现方法。首先,结合SKINNY算法的结构特征提出优化方案,将5个分步操作优化整合为1个整体运算;然后,分析该算法的电子密码本（ECB）模式和计数器（CTR）模式的特性,并给出并行粒度、内存分配等并行设计方案。实验结果表明,与传统的CPU实现方法下的SKINNY算法相比,基于计算统一设备架构（CUDA）实现的SKINNY算法的效率和吞吐量得到很大提升。具体来说,当处理的数据达到16 MB及以上时,在所提实现方法下,SKINNY算法的ECB模式的加速效率提升峰值为99.85%,加速比峰值为671,CTR模式的加速效率提升峰值为99.87%,加速比峰值为765;而与已有AES-256（ECB）和SKINNY_ECB并行算法比较,新提出的SKINNY-256（ECB）并行算法的吞吐量分别是它们的吞吐量的1.29倍和2.55倍。     

基于CUDA的并行AES算法的实现和加速效率探索

网络应用服务(尤其是电子银行和电子商务)需要数据加密提供安全通信.很多应用服务器面临着执行大量计算稠密的加密挑战.CUDA(统一计算架构)是在GPU进行并行和通用计算的平台,能够利用现有显卡资源,以低成本的方式提升加密性能.在Nvidia GeForce G210显卡上实现CUDA的AES(高级加密标准)并行算法并且在AMD Athlon 7850上实现串行AES算法.实现的AES并行算法避免了同一线程块的线程同步和通信,提升了GPU的加速性能,加速比要比Manavski的AES-128并行算法提升2.66～3.34倍.在大数据量(至32MB)加密环境下探索AES并行算法的性能模型,并首次从加速效率角度分析加速性能.该并行AES算法在16核的GPU上能最高达到15.83倍的加速比和99.898％的加速效率.     

AES多引擎并行处理技术研究

为了提高AES的加密效率,在分析影响AES多引擎并行处理的相关因素的基础上,提出了AES多引擎并行处理架构,并分析了基于ECB工作模式下的数据分配调度机制.通过对AES密码算法的逻辑综合和多密码处理引擎的参数定量分析表明,在100MHz的核心频率下,对128比特长度的密钥,4个AES密码处理引擎并行处理的数据吞吐率可以达到4.98Gb/s.     

基于异构可重构计算的AES加密系统研究

随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明：系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和Nvidia GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。     

RSA算法的CUDA高效实现技术

CUDA（Compute Unified Device Architecture）作为一种支持GPU通用计算的新型计算架构,在大规模数据并行计算方面得到了广泛的应用。RSA算法是一种计算密集型的公钥密码算法,给出了基于CUDA的RSA算法并行化高效实现技术,其关键为引入大量独立并发的Montgomery模乘线程,并给出了具体的线程组织、数据存储结构以及基于共享内存的性能优化实现技术。根据RSA算法CUDA实现方法,在某款GPU上测试了RSA算法的运算性能和吞吐率。实验结果表明,与RSA算法的通用CPU实现方式相比,CUDA实现能够实现超过40倍的性能加速。     

分组密码工作模式的研究现状

分组密码工作模式是利用分组密码解决实际问题的密码方案．好的工作模式可以弥补分组密码的某些缺憾；相反，不好的工作模式可能带来安全隐患．工作模式的研究始终伴随着分组密码的研究历史，新的分组密码标准的推出，都会伴随着相应工作模式的研究．从针对DES的ECB、CBC、CFB和OFB，到针对AES的CTR、CCM、CMAC、GCM和AESKW，作者以各种模式标准为主线，介绍分组密码工作模式的设计理念、安全模型、二十多年的研究成果以及发展现状．     

基于嵌入式Linux的RFID安全性研究

针对M1卡NXP加密算法被破解所导致的信息安全问题,提出通信双方无须传送明文、只须传送密文的安全机制和策略。选用安全快速的高级加密标准算法,通过固定密钥和随机密钥相结合的方式提高加密数据的安全性,并在嵌入式Linux系统上进行实现,结果证明M1卡系统运行稳定、安全、高效。     

面向AES密码芯片的DPA攻击技术研究

给出针对AES密码芯片的DPA攻击实现方法,并基于Atmel-AES平台使用DPA攻击技术分析得到AES的密钥。证实AES算法面对DPA攻击时的脆弱性,同时也证明对AES芯片抗DPA攻击进行研究的必要性。     

AES算法的SIMD指令集扩展方法与实现

基于MIPS32 4k系列的处理器架构,提出一种AES算法的SIMD指令集扩展方法,利用处理器流水线对齐级和AES数据访问单元,实现64 bit数据位宽的并行处理操作。对不同实现方式的性能进行比较,结果表明,该方法的加解密运算性能有较大提高,硬件代价相对较小,且具有编程灵活性。