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采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。 相似文献
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32位嵌入式定/浮点乘法器设计 总被引:6,自引:0,他引:6
文章提出一种RISC MCU中的32位嵌入式定/浮点乘法器的设计,用于完成32位定/浮点乘除法。利用一种新的改进型三阶Booth算法,并采取Wallace树结构及CSA加法器,与基于二阶Booth算法的设计相比,该乘法器运算速度提高了1/3以上。 相似文献
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基于Verilog的FIR数字滤波器设计与仿真 总被引:1,自引:0,他引:1
《现代电子技术》2016,(10):1-4
设计一种基于Verilog的FIR数字低通滤波器。在结构上改变了以往乘法器和加法器的简单结合,利用分布式算法构造查找表进行乘累加运算,节约资源占用并且提高运算速率。利用Matlab工具设计和获取滤波器参数,并且进行仿真验证。滤波器参数量化后形成查找表,利用Verilog HDL语言对硬件电路模块进行设计描述,并且用Model Sim进行整个硬件电路系统的功能仿真,验证了设计的正确性。设计在速度和面积方面做了折中和优化,成功实现了数字滤波的功能。 相似文献
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伍尤富 《太赫兹科学与电子信息学报》2007,5(5):388-390
提出了一种基于现场可编程逻辑器件(FPGA)的有限冲击响应(Finite Impusle Response, FIB)滤波器的设计新方法,该方法利用分布式算法来并行实现FIR数字滤波器硬件电路,并用VHDL编程。仿真实验结果表明,该方法能使设计简单、灵活,同时利用加法器代替乘法器不仅节约了硬件资源,而且提高了数字信号处理的速度。 相似文献
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采用多级子并行滤波器级联结构的并行FIR滤波器 总被引:1,自引:0,他引:1
在并行FIR的快速迭代短卷积算法(ISCA)基础上,采用多级小尺寸并行FIR结构级联结构,实现了一种新型并行FIR滤波器.在增加一定量的加法器和延迟单元等弱运算强度单元的情况下,大大减少使用的乘法器数量.一个采用3级(2×3×6)级联结构的2并行36抽头FIR滤波器仅需18个乘法器,比单级ISCA算法实现的FIR结构节省了67%,更适合于专用并行FIR滤波器的VLSI实现. 相似文献
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《无线互联科技》2016,(15)
数字滤波器,通俗来讲,就是一种算法或者装置,一般情况下由数字乘法器、加法器和延时单元3部分构成。对数字滤波器的设计方法研究已有20年的历史,目前其正处于稳定发展时期。遗传算法等优化算法的利用,在优化数字滤波器的性能指标以及仿真实现FIR数字滤波器方面进行得如火如荼。这种基于生物界自然选择和进化机制发展的算法具有并行度高、随机、自适应搜索等特点,当前在组合优化、生产调度、自动控制、图像处理、机器学习、数据挖掘等各个方面均有所应用。正如人们所理解的,数字信号处理就是从噪声中寻找有用的信号,恰巧这也是寻找最优解的过程。可以说,在数字滤波器设计方面,遗传算法是一个大胆的尝试。所以,文章针对数字滤波器性能指标优化中FIR的设计与仿真进行了研究。 相似文献
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提出使用简化加法器图算法综合可变带宽FIR数字滤波器。首先使用谱参数的方法建立可变带宽、线性相位的FIR低通数字滤波器的系统函数,通过使用加权最小均方的方法,得到了滤波器系数的最优表达式。然后基于可变滤波器结构为定系数FIR子滤波器线性组合的特点,提出使用筒化加法器图算法综合其硬件结构。该算法生成一种能最大程度地利用系数之间共享特性的加法器流图,使用较少的加法器个数和加法次数实现系数相乘。最后设计实例证明了可变带宽的有效性和该算法的高效性。 相似文献
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Jongsun Park Woopyo Jeong Mahmoodi-Meimand H. Yongtao Wang Choo H. Roy K. 《Solid-State Circuits, IEEE Journal of》2004,39(2):348-357
This paper presents a programmable digital finite-impulse response (FIR) filter for high-performance and low-power applications. The architecture is based on a computation sharing multiplier (CSHM) which specifically targets computation re-use in vector-scalar products and can be effectively used in the low-complexity programmable FIR filter design. Efficient circuit-level techniques, namely a new carry-select adder and conditional capture flip-flop (CCFF), are also used to further improve power and performance. A 10-tap programmable FIR filter was implemented and fabricated in CMOS 0.25-/spl mu/m technology based on the proposed architectural and circuit-level techniques. The chip's core contains approximately 130 K transistors and occupies 9.93 mm/sup 2/ area. 相似文献
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A technique for reducing the hardware complexity of constant coefficient finite impulse response (FIR) digital filters, without increasing the number of adder steps in the multiplier block adders, is presented. The filter coefficients are adjusted so that the number of full adders in the hardware implementation of any coefficient is independent of the coefficient wordlength and the number of shifts between nonzero bits in the coefficient. Results show that the proposed technique achieves a significant reduction in both the multiplier block adders and the multiplier block full adders when compared to existing techniques. 相似文献
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Abu-Khater I.S. Bellaouar A. Elmasry M.I. 《Solid-State Circuits, IEEE Journal of》1996,31(10):1535-1546
In this paper we present circuit techniques for CMOS low-power high-performance multiplier design. Novel full adder circuits were simulated and fabricated using 0.8-μm CMOS (in BiCMOS) technology. The complementary pass-transistor logic-transmission gate (CPL-TG) full adder implementation provided an energy savings of 50% compared to the conventional CMOS full adder. CPL implementation of the Booth encoder provided 30% power savings at 15% speed improvement compared to the static CMOS implementation. Although the circuits were optimized for (16×16)-b multiplier using the Booth algorithm, a (6×6)-b implementation was used as a test vehicle in order to reduce simulation time. For the (6×6)-b case, implementation based on CPL-TG resulted in 18% power savings and 30% speed improvement over conventional CMOS 相似文献