基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

准循环LDPC码快速编译码算法及DSP实现

为了降低准循环低密度奇偶校验QC-LDPC(quasi-cyclic low-density parity-check)码编译码算法的复杂度,研究了QC-LDPC码的构造方法.介绍了一种由校验矩阵构造系统生成矩阵的简化方法,该方法可以在很大程度上降低编码复杂度,实现线性编码.基于上述校验矩阵结构,译码提出了Turbo串行消息传递的最小和译码算法(TMS算法).在保持性能基本不变的情况下,改善消息传递的收敛特性,同时降低译码复杂度.基于定点DSP结构,设计了一种高效LDPC码编译码器.仿真结果表明,该算法以较低的复杂度实现了QC-LDPC码的快速编译码.     

非规则LDPC码译码改进算法及其DSP实现

为了降低非规则低密度奇偶校验(low-density parity-check,LDPC)码译码算法的复杂度,提出一种适合数字信号处理器(digital signal processor,DSP)实现的低运算复杂度、低误码平台译码的改进算法。该算法校验节点的运算采用修正最小和算法,外信息的更新采用串行方式,既保持了串行和积算法在有限迭代次数下译码门限低的优点,又降低了节点运算复杂度和误码平台。用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明,该算法能以较低的实现复杂度获得低的误码平台和译码门限。     

GPU的QC-LDPC码译码器设计与实现

在连续变量量子密钥分发(continuous variable quantum key distribution,CV-QKD)系统中,通信双方需要在远距离低信噪比的条件下进行密钥协商,必须选用码率较低,码长较长的码字.设计了一种基于图形处理器(graphics processing unit,GPU)的准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码的高速译码器.该译码器采用收敛速度更快的分层置信传播译码算法(layered belief propagation algorithm,LBPA)实现,减少了所需的译码循环次数,并且该译码器译码扩展因子较大的QC-LDPC码,在全矩阵大小恒定的情况下,使得子矩阵的数量相对较少,从而减少了串行译码的数量.该译码器分配GPU线程对应变量节点,增加了线程的利用率,并且将所需的基矩阵信息进行合并存储,减少了GPU内存的占用.仿真结果表明,在译码长为106,码率为0.1的码字,且同时译码16个码字,迭代50次的情况下,该译码器达到了41.50 Mbits/s的吞吐量.     

LDPC码的一种低复杂度归一化最小和译码算法

为了满足5G新无线对标准低密度奇偶校验(low-density parity-check,LDPC)码纠错译码器的要求,提出一种基于归一化最小和算法的单最小值算法。利用一次绝对最小值计算和近似第二最小值代替两次最小值计算,减少译码器的运算复杂度。通过密度进化理论计算归一化因子α,利用加权平均修正出最优的α值提前存储,可以在不消耗额外计算资源的前提下改善由于使用单最小值而损失的性能。提出一种分层译码器结构,利用值重用技术实现减少内存和计算资源消耗。仿真结果证明,在比特错误率(bit error ratio,BER)为10-5时,所提算法比现有的单最小值算法有大约0.2dB的增益,也比传统归一化最小和算法拥有更好的译码性能和收敛速度。     

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

基于稀疏序列LDPC的多层码的迭代译码

提出一种稀疏二进制序列构造的LDPC码作为分量码,译码采用串行迭代的多层码方案.每次串行迭代译码逐层进行,低层向高层传递译码软信息.采用该方案分别对8PSK和16QAM调制的多层码进行串行迭代译码和并行迭代译码的性能仿真.仿真结果表明:该方案的编码复杂度较低,相比于并行迭代译码,串行迭代译码简化了译码结构,且2种迭代译码算法复杂度相同;在AWGN信道和平坦瑞利衰落信道中,串行迭代译码的误比特性能优于并行迭代译码.     

非规则LDPC码译码改进算法及其DSP实现

为了降低非规则低密度奇偶校验(low-densityparity-check,LDPC)码译码算法的复杂度,提出了一种适合数字信号处理器(digitalsignalprocessor,DSP)实现的低运算复杂度、低误码平台译码的改进算法。该算法校验节点的运算采用修正最小和算法,外信息的更新采用串行方式,既保持了串行和积算法在有限迭代次数下译码门限低的优点,又降低了节点运算复杂度和误码平台。用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明,该算法能以较低的实现复杂度获得低的误码平台和译码门限。     

Multistep Linear Programming Approaches for Decoding Low-Density Parity-Check Codes

The problem of improving the performance of linear programming (LP) decoding of low-density parity-check (LDPC) codes is considered in this paper. A multistep linear programming (MLP) algorithm was developed for decoding LDPC codes that includes a slight increase in computational complexity. The MLP decoder adaptively adds new constraints which are compatible with a selected check node to refine the results when an error is reported by the original LP decoder. The MLP decoder result is shown to have the maximum-likelihood (ML) certificate property. Simulations with moderate block length LDPC codes suggest that the MLP decoder gives better performance than both the original LP decoder and the conventional sum-product (SP) decoder.     

利用语音残留冗余的LDPC译码算法

为实现压缩语音在有多径衰落和多用户干扰的无线信道中的可靠传输,提出利用语音码流残留冗余的低密度奇偶校验码(LDPC)译码算法。因信源统计规律的时变性及信源编码复杂度和延时的限制,语音编码输出码流中还存在残留冗余,在信道译码时利用这些冗余可有效增强LDPC迭代译码的纠错能力。仿真结果表明:通过利用语音码流中的残留冗余,能有效提高LDPC码的纠错性能,减少平均迭代次数,明显降低译码运算量,改善合成语音质量。特别在信噪比较低时,效果更加显著,平均迭代译码次数下降30%~50%,合成语音平均谱失真下降0.3~0.8 dB。     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

Hybrid hard-/soft-decision LDPC decoding strategy for NAND flash memory

This paper concerns a decoding strategy to improve the throughput in NAND flash memory using low- density parity-check （LDPC） codes. As the reliability of NAND flash memory continues degrading, conventional error correction codes have become increasingly inadequate. LDPC code is highly desirable, due to its powerful correction strength. However, in order to maximize the correction strength, LDPC codes demand fine-grained memory sensing, leading to a significant read latency penalty. To address the drawbacks caused by soft-decision LDPC decoding, this paper proposes a hybrid hard-/soft-decision LDPC decoding strategy. Simulation results show that the proposed approach could reduce the read latency penalty and hence improve the decoding throughput up to 30 %, especially in early lifetime of NAND flash memory, compared with the conventional decoding with equivalent area.     

低密度校验码分层译码的密度演化算法

在对低密度校验码译码及密度演化算法研究的基础上,提出了分层译码的密度演化算法,对分层译码算法的噪声门限与收敛特性进行了仿真,并将分层译码与一般的置信传播及最小和算法做了性能比较.结果表明,分层译码算法具有快速译码收敛的优点,在不改变噪声门限的条件下,可使译码迭代次数减半.由于分层译码对降低译码器的复杂度起到了重要的作用,因此,文中提出的密度演化算法为实际应用提供了理论依据,能有效地估计低密度校验码分层译码的噪声门限和迭代次数.