适合SMS4算法硬件实现的S盒构造新方法

基于有限域求逆实现s盒的方法存在求逆运算复杂、硬件实现难的问题.为此,通过引入新的复合域,将GF(2~8)域上的求逆运算转化成GF(((2~2)~2)~2)复合域上的求逆运算,提出了一种基于复合域求逆的低电路面积开销的s盒构造方法.该方法通过采用复合域计算、优化运算顺序和复用公因子等手段减小S盒硬件实现的电路面积.实验表明,在0.18μm和0.35μm CMOS工艺下,采用基于复合域求逆构造的S盒与采用查找表方法构造的S盒相比,电路面积可减少34%～68%.此外,在相同的工艺和吞吐率下,与原始的算法相比,采用提出的S盒的SMS4算法硬件资源消耗大大减少,适用于对芯片面积严格限制的场合.     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

Design and Tool Flow of a Reconfigurable Asynchronous Neural Network Accelerator

Convolutional Neural Networks(CNNs) are widely used in computer vision, natural language processing,and so on, which generally require low power and high efficiency in real applications. Thus, energy efficiency has become a critical indicator of CNN accelerators. Considering that asynchronous circuits have the advantages of low power consumption, high speed, and no clock distribution problems, we design and implement an energy-efficient asynchronous CNN accelerator with a 65 nm Complementary Metal Oxide Semiconductor(CMOS) process. Given the absence of a commercial design tool flow for asynchronous circuits, we develop a novel design flow to implement Click-based asynchronous bundled data circuits efficiently to mask layout with conventional Electronic Design Automation(EDA) tools. We also introduce an adaptive delay matching method and perform accurate static timing analysis for the circuits to ensure correct timing. The accelerator for handwriting recognition network(LeNet-5 model)is implemented. Silicon test results show that the asynchronous accelerator has 30% less power in computing array than the synchronous one and that the energy efficiency of the asynchronous accelerator achieves 1.538 TOPS/W,which is 12% higher than that of the synchronous chip.     

AES快速算法的扩展指令集实现

基于Daemen等提出的AES快速算法,给出了用可配置处理器NiosII扩展指令集实现硬件加速的两种方案——基于片内存储器存储快速算法查找表的方法、用硬件逻辑电路实现S盒并计算出快速算法查找表对应元素的方法,用对前向查找表的查表操作代替了AES算法计算密集的轮变换操作.首先,将快速算法的前向查找表存放在片上内存中,并用12条扩展指令分别完成密钥扩展、轮变换和末轮操作,末轮变换所需的S盒采取对前向查找表的掩模得到;然后,对该方案进行优化以消除片上内存的占用,即推导出S盒与前向查找表的逻辑关系,并采取有限元素求逆的方法用逻辑电路实现S盒,增强了系统安全性并降低了功耗;最后,对扩展指令集和协处理器等多种实现方案进行了测试及性能对比.结果表明,相比于经过结构优化的纯软件快速AES算法,文中提出的方案在仅增加223个LE的条件下,达到了2.47倍的加速比.     

D类音频功率放大器中的死区控制电路设计

设计了一种用于D类音频功率放大器中产生死区时间的互锁电路,通过对功率管的输出状态进行检测,使得在每种状态下只有一个功率管导通,有效地防止了上下功率管的同时导通,从而减小了功率级的损耗,提高了放大器的效率.针对该互锁电路提出了一种死区时间设计方法,使得在有效抑制功率管导通的同时引入最小的失真,同时对引入死区时间所产生的影响做了详细分析.仿真结果表明:该互锁电路在输出信号的上升沿产生的死区时间为13.6 ns,在输出信号的下降沿产生的死区时间为15.5 ns.     

扫描与边界扫描电路延迟故障的测试

本文提出了一种用于扫描通路与边界扫描易测试设计电路中锁存器的排序算法，通过减小锁存器的相关性来提高通路延迟故障的被测度。该算法已在Ａｐｏｌｏ工作站用ＤＯＭＡＩＮＣ语言实现。延迟故障模拟实验表明，排序电路同原序电路相比，其延迟故障被测度明显提高     

异步低功耗RSA电路结构的设计和实现

提出一种适用于智能卡和电子标签的异步低功耗RSA电路结构及其模乘电路结构, 使用GTECH的优化方法和BrzCallMux的实现策略, 基于TSMC 130 nm CMOS标准工艺进行ASIC实现。结果表明, 所提出的异步低功耗RSA的面积最低仅为其他RSA面积的4%, 一次加解密时间最低仅为其他RSA加解密时间的0.216%, 功耗最低仅为其他RSA功耗的16.99%。     

一种检测S盒能量信息泄漏的t检验方法

提升t检验对分组密码能量信息泄漏的检测效率.介绍了t检验检测能量信息泄漏的基本步骤,通过布尔函数Walsh谱对S盒的非线性性质进行了研究,引入透明阶的概念并推导了其与非线性度的关系式,进而明确了S盒输出位的非线性度与能量信息泄漏情况之间的关系.提出了一种对S盒输出位实施t检验的顺序进行确定的方法:按照S盒输出位非线性度由大到小的顺序依次进行检验.以DES加密算法第一轮S盒为例进行了验证,结果表明该方法能有效提升t检验对能量信息泄漏的检测效率.      

FIFO电路在液晶显示控制器中的应用

在分析液晶显示（LCD）控制器总体结构的基础上，阐述了用异步FIFO（先进先出）电路来解决显示存储器的并发访问和异步时钟域问题．给出了FIFO电路结构，并对其工作原理进行了分析．为减小亚稳态的出现几率，提高电路的工作稳定性，提出了两种方法来优化FIFO电路．一是用格雷码代替二进制编码，因为格雷码在任意两个相邻的数之间转换时，只有一个数位发生变化，这样可以有效缩短过渡周期．二是用两级触发器来同步输入的异步信号．FIFO电路使用VerilogHDL语言实现，并用Modelsim进行仿真．该设计已经成功运用到一款针对手持设备应用的LCD控制器中，测试结果表明该控制器工作正常，画面稳定、清晰．     

异步2D-Torus片上网络自适应路由算法

采用异步电路设计方法学,针对确定性路由算法在异步片上网络实现中遇到的容易阻塞和路由资源浪费等问题,提出了一种适用于2D-Torus拓扑结构的异步片上网络自适应路由算法,并搭建测试平台,对基于该算法的异步片上网络的功能和性能进行分析、验证与测试.结果表明,该算法可以满足路由自适应的要求,有效减小片上网络的路由延迟.基于该算法的异步片上网络可以满足多方向数据通信、多路数据并行通信和数据请求平等仲裁等性能要求,并且可以实现对从节点IP核的访问调用.     

电阻隔离测试技术的硬件电路实现

介绍了低值电阻的隔离测试技术，阐述基本方法及理论．在系统组成的框架上，应用单片机、A／D、D／A模块实现硬件电路的设计．简述了A／D、D／A模块的基本结构和与单片机的接口设计．在D／A模块设计中，采用8位精度DAC2级锁存器实现16位的精度．通过台面试验，基本满足设计的测量要求．     

Dynamic inhomogeneous S-Boxes in AES： a novel countermeasure against power analysis attacks

Substitution boxes (S-Boxes) in advanced encryption standard (AES) are vulnerable to attacks by power analysis. The general S-Boxes masking schemes in circuit level need to adjust the design flow and library databases. The masking strategies in algorithm level view each S-Box as an independent module and mask them respectively, which are costly in size and power for non-linear characteristic of S-Boxes. The new method uses dynamic inhomogeneous S-Boxes instead of traditional homogeneous S-Boxes, and arranges the S-Boxes randomly. So the power and data path delay of substitution unit become unpredictable. The experimental results demonstrate that this scheme takes advantages of the circuit characteristics of various S-Box implementations to eliminate the correlation between crypto operation and power. It needs less extra circuits and suits resource constrained applications.     

变频调速异步电动机的特性分析

在异步电动机等效电路的基础上,分析了当电源频率改变时,电机等效电路中主要参数的变化规律及转矩变化情况.根据变频电机的设计思想,设计了一台变频调速三相异步电动机,并对其进行了试验与分析.     

基于单片机的交流电机软启动节能设计

本文通过分析交流异步电机软启动器工作原理,在Intel189C51单片机基础上对其软硬件进行了适当扩展,并添加了人机界面,从而可对电机运行的各参数进行设定和修改。借助功率因数测量电路和软启动器的晶闸管调压电路组成的闭环反馈系统,单片机可以根据负载变化相应地调整电机输出电压,使电机始终工作在设定功率因数下,从而实现交流异步电机的恒功率因数控制,达到节能运行的目的。     

一种八位并行插值型模数转换器的设计

数字技术的飞速发展,使得对模数转换器(ADC)的研究变得越来越重要.论文在并行模数转换器的基础上,结合内插结构设计了包括比较电路阵列、编码模块和输出锁存模块三个模块的八位模数转换器.这种新结构的八位并行内插模数转换器能更好地降低功耗和减小芯片面积;由于该模数转换器加入了抗饱和电路,提高了时钟脉冲的开关速度.利用Candence中的Spectre工具对电路进行了仿真,仿真结果表明,这种模数转换器达到了设计要求.     

非合作功率控制博弈优化设计

简要介绍了博弈论的基本原理和Goodman提出的功率控制博弈模型,分析了代价函数的设计问题,并在基于代价函数的非合作功率控制博弈的基础上重新设计了代价函数,提出了链路代价功控博弈方案,明显提高了系统性能。     

通用异步接收发送器的低功耗设计

讨论了在DSP微处理器片上集成通用异步接收发送器（UART）的低功耗设计方案．给出了门控时钟休眠状态的控制方法和相应的电路图，以及有限状态机的低功耗设计方法．该设计思想对整个数字系统的低功耗设计具有重要参考价值．     

基于DCVSPG逻辑的双轨四相异步电路设计

基于四相双轨异步电路设计的芯片面积较单轨异步电路成倍增大,提出了将异步DCVSPG(ADCVSPG)逻辑用于双轨四相异步电路设计.为了适应异步电路设计,在ADCVSPG逻辑单元电路的互补输出端,由一个与非门来实现完成判断电路,同时在每个互补输出端分别添加一个由反向器构成的锁存器,以此提高电路的稳定性,并使得ADCVSPG适合于异步细粒度流水线设计.在HSPICE下对ADCVSPG逻辑和零协议逻辑(Null Convention Logic,NCL)进行了分析.分析表明,ADCVSPG逻辑提高了双轨四相异步电路的性能,减小了芯片面积,是一种较佳的设计方法.     

无线移动霍尔效应高斯计的设计

应用遥控电动小车和集成线性霍尔芯片及数据采集芯片,根据霍尔效应原理设计了车载无线高斯计磁场测量系统,在PC微机控制下对较远距离磁场进行了遥控测量和数据处理.采用FSK无线收发模块电路对二进制数据流进行调制和解调,实现了小车遥控系统、高斯计测量系统与PC微机之间串行异步数据的无线传输和命令交互.     

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（MDS）的同步串行实现方式。乘法计算采用Booth算法迭代，除法与平方根计算的实现采用基4SRT算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度，摒弃了进位传递加法器（CPA），而采用进位存储加法器（CSA）来实现迭代中的加法运算。宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高1倍以上。在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗。