基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

一种基于维特比解码的超高频RFID读写器解码器设计

车辆管理和生产管理等应用对超高频射频识别(UHF RFID)读写器的灵敏度有很高的要求.读写器数字基带解码器作为接收链路的关键环节,其误码率(BER)性能直接影响读写器的接收灵敏度.维特比解码是一种广泛应用于卷积码的解码算法,利用卷积码中码元间的相互联系实现纠错解码.本文首次将维特比解码移植应用于UHF RFID系统中的FM0编码的解码算法中.该解码器利用FM0编码的记忆性,结合维特比解码的纠错能力来降低误码率.仿真结果表明,该解码器在信噪比(SNR)为7.3dB的条件下,可以将误码率降至10-5.相对于最优接收机结构,该解码算法有2.5dB的信噪比优势.     

改进的Turbo码自适应迭代译码算法及其性能仿真

获得优良的差错控制特性和多次迭代处理产生大的时间延迟是一对矛盾.为了有效解决这一问题,对Turbo码机理和迭代译码技术进行了深入研究,在此基础上,提出一种改进的自适应迭代译码算法.该算法的实质在于其新颖的译码迭代终止判决策略.通过使用译码器产生的尾比特进行错误检测并设计合适的最小迭代译码次数Imin,可以确保在较低的误码率情况下,有效地减少平均译码处理的迭代次数.计算机仿真以及对仿真结果的比较分析证明了这种改进的Turbo译码算法能够有效减少译码时间延迟.     

一种新颖的Turbo码迭代方法

提出了一种新颖的turbo码迭代方法。这种方法通过修正译码器之间交换的外部信息 ,减少了计算误差。对成员译码器分别采用MAP ,Log_MAP以及MAX_Log_MAP算法时的turbo码的性能进行了仿真。仿真结果表明 :用MAX_Log_MAP算法译码时 ,采用这种迭代方法 ,turbo码的BER性能得到提高 ,并取得了与其他两种算法相近的译码精度。     

基于AWGN多次迭代的Turbo码与卷积码性能比较

分析了卷积码及由其发展出的Turbo码的编码原理,给出了这2种编码方法的结构特征和最大后验概率(MAP)的译码算法;分别对卷积码和Turbo码进行仿真,得到在码长1024尽可能多的迭代次数情况下的Turbo码误码率(BER)曲线和采用维特比译码方法的卷积码误码率曲线.通过比较2种编码方法的仿真结果验证了Turbo码编码和译码系统的性能比传统的卷积码系统性能优异的结论,提出并描述了尽可能多次迭代的Turbo码对卷积码在性能上的具体优势.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

并行级联分组码基于相关运算的叠加反馈译码

为了获得接近LLR算法的译码性能,对译码器的输出进行简单的相关运算,并对Chase2译码算法进行适当的改进,通过将接收信息与子译码器的输出软信息进行线性叠加反馈,实现了并行级联分组码的Turbo迭代译码。仿真研究验证了算法的有效性。     

并行级联分组码基于相关运算的叠加反馈译码

为了获得接近LLR算法的译码性能,对译码器的输出进行简单的相关运算,并对Chase2译码算法进行适当的改进,通过将接收信息与子译码器的输出软信息进行线性叠加反馈,实现了并行级联分组码的Turbo迭代译码.仿真研究验证了算法的有效性.     

基于两种信息融合的turbo码帧同步器研究

提出了一种基于两种信息融合的turbo码帧同步器。对turbo码1步迭代外信息统计发现,帧同步与帧失步时turbo码的外信息的统计特性存在明显的差异。在信噪比极低的情况下,传统的基于同步码相关的方法已不能满足turbo码强译码能力的要求。为了进一步降低帧同步差错率,同时又不给系统带来太大计算延迟,对turbo译码器1次迭代后的最大后验信息和同步码字相关后的最大似然信息融合成一个置信度量,仿真表明：只需很小的额外计算量,这种方法能够获得比传统方法更低的帧同步差错率。     

基于AWGN信道下Turbo码的性能仿真及分析

给出Turbo码在AWGN信道下的仿真系统结构。仿真系统的Turbo编码器由2个相同的分量编码器通过交织器并行级联而成，编、译码器中所用的交织器为随机交织器，SISO译码算法采用Log—MAP算法，通过计算机仿真，对RSC结构、交织器长度、凿孔和循环迭代次数等主要因素进行分析。结果表明：由于Turbo码很好利用迭代译码方法以及香农信道编码定理中的随机性编码译码条件，在AWGN信道的低倍噪比条件下Turbo码能发挥良好性能。     

基于CCSDS标准的串行级联卷积码高速并行译码方法

针对CCSDS标准中串行级联卷积码（SCCC）的自适应编码调制方式的定义,分析比较了Log-MAP算法和基于乘性修正的Max-Log-MAP算法的译码性能和实现复杂度;提出了一种可支持多种编码方式的通用、低复杂度、高编码增益的并行译码方法.基于FPGA硬件平台进行原理验证,实现了一个可同时支持8种编码方式的高速并行、高吞吐量、低时延的SCCC译码器,译码器最高吞吐量可达300 Mbit/s.      

Turbo码的Simulink建模及性能测试

针对Turbo码编译码器结构复杂、仿真困难的问题,提出了一种完全基于Simulink模块的Turbo码仿真模型。编码器中,分量码采用循环系统卷积码,使分量码的奇序列与原始信息相同。译码器采用流水线译码方式,由Simulink模型库中的后验概率译码(A Posteriori Probability Decoder)模块构成,使译码过程变得直观和便捷,简化了编译码器的复杂性。通过仿真,分析了迭代次数、交织长度及不同译码算法对Turbo码性能的影响。结果表明,单比特信噪比(Eb/No)为2 dB时,误比特率(BER:Bit Error Rate)可以接近10-7;迭代次数增加到7次以后接近饱和;交织长度越大,Turbo码性能越好。     

Tutbo码并行译码算法的研究

Turbo码的译码算法大致可分为串行译码算法和并行译码算法两大类。串行译码算法如MAP、LOG MAP等的研究已比较深入。但并行译码算法 ,尚有许多问题有待探讨。研究了Turbo码的并行译码算法 ,将Turbo码译码和图论结合起来 ,利用Bayesian网络图模型描述了Turbo码的译码过程 ,基于模型使用Pearl的信息传播算法 ,建立了Turbo码的并行译码算法。并对所讨论的并行译码算法进行了模拟 ,模拟结果表明 :该并行译码在译码性能等方面比串行译码优越     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

Iteration-stopping scheme of turbo receiver in turbo-MIMO systems

The iteration-stopping scheme of turbo receiver, consisting of an inner multiple-input multiple-output （MIMO） detector and an outer turbo decoder, was studied in this paper. In the inner MIMO detector, only the reliabilities of bits in those channel slots which included unreliable information bits were updated when the outer turbo code was a systematical one. In conjunction with the trigger events for stopping the turbo decoding, an iteration-stopping scheme of turbo receiver was proposed. Simulation results show that the proposed scheme has lower complexity, but almost the same error performance compared to the scheme with predetermined maximum iterations.     

乘积码的一种新的迭代译码算法

乘积码是利用线性分组码实现长码的典范,能纠正大量的随机错误和突发错误,当以Turbo码的思想实现乘积码的迭代译码时,可获得很高的编码增益.针对乘积码提出一种新的迭代译码算法,该算法的反馈方式有别于Turbo码的传统迭代译码,是通过输出软信息与接收软信息进行线性叠加来实现的,此时子译码器的候选码字个数将大为降低,同时译码输出也无须做复杂的LLR计算,直接映射为由-1, 1组成的软输出矩阵,从而在牺牲较小性能的情况下很大程度地降低了译码复杂度.     

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.     

Turbo码的设计及性能分析

本文在分析Turbo码编解码机制、探求它性能优越原因的基础上,进一步研究了Turbo码的构成编码器设计,交织深度、交织表的选择,以及解码算法对其性能进一步提高的影响;比较了其与之前流行的RS码和运用维特比译码的卷积码的性能。此外,本文还指出了Turbo码这种新思路给未来研究工作带来的启发。     

TD-SCDMA系统中维特比译码器的硬件实现

TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TD—SCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

基于FPGA的卷积码Viterbi译码器实现方法

基于状态机设计了FPGA平台的卷积码Viterbi译码器。分析了该卷积码的格型图。利用其状态转移矩阵特点对Viterbi译码算法进行了简化。将译码器核心工作过程分为计算、比较、输出三个状态,通过计数器控制状态的转换。针对加法器不同的复用方法提出三种结构的译码器,并对不同结构的资源消耗情况进行了分析比较,这三种结构为实现更灵活的设计提供了选择依据。最后利用Modelsim软件对其进行了仿真,时序和译码结果和预期一致,证明该译码器的有效性。