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介绍了基于SIMOX SOI晶圆的0.5μm PD SOI CMOS器件的抗总剂量辐射性能。通过CMOS晶体管的阈值电压漂移,泄漏电流和32位DSP电路静态电流随总剂量辐射从0增加到500 krad(Si)的变化来表现该工艺技术的抗电离总剂量辐射能力。对于H型(无场区边缘)NMOS晶体管,前栅阈值电压漂移小于0.1 V;对于H型PMOS晶体管,前栅阈值电压漂移小于0.15 V;未发现由辐射引起的显著漏电。32位DSP电路在500 krad(Si)范围内,静态电流小于1 m A。通过实验数据表明,在较高剂量辐射条件下,利用该工艺制造的ASIC电路拥有良好的抗总剂量辐射性能。 相似文献
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总剂量辐射效应会导致绝缘体上硅金属氧化物半导体场效应晶体管(SOI MOSFET)器件的阈值电压漂移、泄漏电流增大等退化特性。浅沟槽隔离(STI)漏电是器件退化的主要因素,会形成漏极到源极的寄生晶体管。针对130 nm部分耗尽(PD) SOI NMOSFET器件的总剂量辐射退化特性,建立了一个包含总剂量辐射效应的通用模拟电路仿真器(SPICE)模型。在BSIM SOI标准工艺集约模型的基础上,增加了STI寄生晶体管泄漏电流模型,并考虑了辐射陷阱电荷引起寄生晶体管的等效栅宽和栅氧厚度的变化。通过与不同漏压下、不同宽长比的器件退化特性的实验结果对比,该模型能够准确反映器件辐射前后的漏电流特性变化,为器件的抗辐射设计提供参考依据。 相似文献
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基于0.18 μm CMOS工艺开发了浅槽隔离(STI)场区抗总剂量辐射加固技术,采用离子注入技术使STI/衬底界面处的P型硅反型阈值提高,从而增强NMOS器件的抗辐射能力。实验表明,加固NMOS器件在500 krad(Si)剂量点时,阈值电压无明显漂移,漏电流保持在10-12量级,其抗辐射性能明显优于非加固NMOS器件。通过STI场区加固工艺的研究,可有效提高电路的抗总剂量辐射能力,同时避免设计加固造成芯片面积增大的问题。 相似文献
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文章对采用了埋层二氧化硅抗总剂量加固工艺技术的SOI器件栅氧可靠性进行研究,比较了干法氧化和湿法氧化工艺的栅氧击穿电荷,干法氧化的栅氧质量劣于湿法氧化。采用更敏感的12.5nm干法氧化栅氧工艺条件,对比采用抗总剂量辐射加固工艺前后的栅氧可靠性。抗总剂量辐射加固工艺降低了栅氧的击穿电压和击穿时间。最后通过恒压法表征加固工艺的栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5nm栅氧在常温5.5V工作电压下TDDB寿命远大于10年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。 相似文献
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介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验. 相似文献
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《电子与封装》2017,(11):44-48
基于抗辐射0.6μm CMOS工艺,对5 V/20 V&LV/HV NMOS器件进行了总剂量加固结构设计,并采用叠栅氧工艺成功制备了抗总剂量能力≥500 krad(Si)高低压兼容的NMOS器件。重点研究了不同的栅氧化工艺对NMOS器件总剂量辐射电离效应的影响作用。研究发现,在抗总剂量电离能力方面,湿法氧化工艺优于干法氧化工艺:即当栅氧厚度小于12.5 nm时,LVNMOS器件因总剂量电离效应引起的阈值电压漂移ΔV_(tn)受栅氧化方式的影响甚小;当栅氧厚度为26 nm时,HVNMOS器件因总剂量电离效应引起的阈值电压漂移ΔVtn受栅氧化方式及工艺温度的影响显著。在500 krad(Si)条件下,采用850℃湿氧+900℃干氧化方式的HVNMOS器件阈值电压漂移ΔV_(tn)比采用800℃湿氧氧化方式的高2倍左右。 相似文献
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介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验. 相似文献
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对PDSOI CMOS 器件及电路进行总剂量辐照的加固势必会引起其性能下降,这就需要在器件及电路加固和其性能之间进行折中.从工艺集成的角度,对PDSOI CMOS器件和电路的总剂量辐照敏感区域:正栅氧化层、场区氧化层及埋氧层提出了折中的方法.采用此种方法研制了抗总剂量辐照PDSOI SRAM ,进行总剂量为2×105 rad(Si)的辐照后SRAM的各项功能测试均通过,静态电流的变化满足设计要求,取数时间:辐照前为26.3 ns;辐照后仅为26.7 ns. 相似文献
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闫旭亮孟丽娅袁祥辉黄友恕吕果林 《半导体技术》2014,(11):861-866
X射线直接成像的CMOS图像传感器由于工作在X射线辐射下,其内部器件会因为辐射效应引起性能恶化,因此需要对器件进行抗辐射加固并研究辐射对器件参数的影响。辐射导致的氧化物陷阱电荷及界面陷阱电荷受到栅氧厚度、偏置电压大小、辐射总剂量以及剂量率等多种因素影响。设计了n型场效应晶体管辐射加固结构版图,用0.5μm CMOS工艺流片,并进行了30 kGy(Si)的总剂量辐照效应实验。实验结果显示,所设计的n型场效应晶体管在辐射之后漏电流有所增加、跨导减小、阈值电压向负向漂移;辐射加固晶体管在漏电流性能上较未加固晶体管更好,在跨导改变和阈值电压漂移上未能表现出其更优的性能。 相似文献
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介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA. 相似文献
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抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路 总被引:1,自引:0,他引:1
介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA. 相似文献
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采用设计加固方法,基于标准商业0.35微米CMOS工艺,设计了抗总剂量Boost型 DC-DC转换器芯片。从系统设计角度出发,综合采用了同步整流、高开关频率、自适应动态斜坡补偿等技术提高DC-DC转换器性能和抗辐照能力;分别从电路级和器件级对转换器进行了加固设计。考虑DC-DC转换器总剂量效应,电路级加固分别从模拟电路加固和数字电路加固着手;提高环路稳定裕度,有效的提高转换器反馈环路的抗总剂量能力。为有效的降低场区辐射寄生漏电,器件级采取的加固措施是转换器的控制部分MOS管采用H栅实现,输出功率MOS管采用环形栅实现。辐照实验结果表明,设计的抗总剂量Boost型 DC-DC转换器在总剂量超过120 krad (Si )后才出现功能失效,而非加固的电路在总剂量超过80 krad (Si )后才出现功能失效;加固电路的辐照后电流明显小于非加固电路;加固电路的辐照后效率也高于非加固电路。 相似文献
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X射线直接成像的CMOS图像传感器由于工作在X射线辐射下,其内部器件会因为辐射效应引起性能恶化,因此需要对器件进行抗辐射加固并研究辐射对器件参数的影响。辐射导致的氧化物陷阱电荷及界面陷阱电荷受到栅氧厚度、偏置电压大小、辐射总剂量以及剂量率等多种因素影响。设计了n型场效应晶体管辐射加固结构版图,用0.5μm CMOS工艺流片,并进行了30 kGy(Si)的总剂量辐照效应实验。实验结果显示,所设计的n型场效应晶体管在辐射之后漏电流有所增加、跨导减小、阈值电压向负向漂移;辐射加固晶体管在漏电流性能上较未加固晶体管更好,在跨导改变和阈值电压漂移上未能表现出其更优的性能。 相似文献