基于FSM的时序电路测试生成探析

针对时序电路的结构特点,以有限状态机的状态转换和一致性测试分析为依据,通过采用转换故障模型来实现时序电路的功能测试生成.发现使用VHDL语言和EDA工具软件能很快实现由时序电路到有限状态机的转换,同时可得到时序电路的稳定状态及其有效可及状态.结果表明此方法可实现转换故障的测试生成,是一种研究时序电路功能测试生成的有效方法.     

基于二叉树的时序电路测试序列设计

为了实现时序电路状态验证和故障检测,需要事先设计一个输入测试序列。基于二叉树节点和树枝的特性,建立时序电路状态二叉树,按照电路二叉树节点(状态)与树枝(输入)的层次逻辑关系,可以直观和便捷地设计出时序电路测试序列。用测试序列激励待测电路,可以验证电路是否具有全部预定状态,是否能够实现预定状态转换。     

基于Hopfield网络的时序电路测试方法探析

针对时序电路置初态难的问题,提出了利用假想思想把时序电路转化为组合电路的方法,并结合时序电路的特点来实现测试矢量。发现利用EDA工具软件仿真正常电路的波形。可很快得到稳定状态,选择不同的反馈线可得到各稳定状态的次组合电路。结果表明此方法可实现故障的测试矢量,是一种研究时序电路故障测试产生的有效方法。     

一种先进的时序电路测试生成算法

本文对近年来国内外学者在时序电路测试生成方面的研究成果进行了综述,对其做了比较、分析,并在前人研究的基础上提出一种时序电路的测试生成方法.     

一种异步计数器的设计方法

一、引言时序逻辑电路分为同步时序电路和异步时序电(?)大类。在同步时序电路中,所有的存贮单元状态的变化都是在同一时钟脉冲CP作用下同时发生的,因此其电路的设计比较方便,有一套成型的同步时序电路设计方法。但在异步时序电路中,由于其存贮单元的状态更换不是同时发生的,它给电路的设计带来一定的麻烦。本文以时序电路的典型电路计数器为例,提出了一种与同步计数器完全统一的异步计数器设计方法。     

一种基于状态转换图的时序电路等价验证算法

提出一种基于状态转换图的时序电路等价验证算法。此算法通过验证两时序电路的状态转换图是否同构．得到两电路是否等价的信息。若两状态转换图同构，则两图中的状态可一一匹配为等价状态对，算法将状态转换图存储为待验证等价状态对的形式，若所有待验证等价状态对均为等价，则两时序电路等价，反之，则不等价。此算法对ISCAS89测试电路进行验证，与基于BDD方法的SIS系统和基于时间帧展开算法相比，均有较好的结果。     

IC高层自动测试矢量生成算法

针对目前已有的高层电路模型普遍没有很好的同时体现描述的可控性和可观性,本文从时序电路RTL行为描述抽象出一种CRG电路模型.并在此模型上直接对其进行测试生成或可测试性分析等计算机辅助测试.试验表明,该模型和算法是有效的.     

基于重定时的高性能控制电路间接测试生成方法

对性能驱动控制逻辑进行测试生成难度较大,通常要加入可测性结构,但会影响原电路优化性能并增加生产成本.本文以重定时理论为基础,提出了对高性能时序电路进行间接测试生成的方法,这种方法在不影响原电路任何优化特性的前提下,可显著降低测试生成时间,提高测试生成质量.在ISCAS’89部分基准电路进行实验,结果证明了其有效性.     

时序电路等价验证的触发器匹配

通常的时序电路等价性验证方法是将触发器按时序展开,从而将时序电路转化为组合电路进行验证。而一般在待验证的两个时序电路中,触发器是一一对应的,找到触发器的对应关系,时序电路的验证就会得到很大的简化。该文通过一种新的基于布尔可满足性(SAT)算法的自动测试模式生成(ATPG)匹配模型建立联接电路,使用时序帧展开传递算法比较触发器的帧时序状态输出,同时在SAT解算中加入信息学习继承等启发式算法,将时序电路的触发器一一匹配。在ISCAS89电路上的实验结果表明,该文算法在对触发器的匹配问题上是非常有效的。     

逆向逻辑综合与功能测试建模

本文在分析时序电路故障检测试法存在难题的基础上,提出一种功能测试建模的新方法。具体内容包括:时序电路功能测试建模的要求;利用逆向逻辑综合方法完成同步时序电路测试的建模;以及异步时序电路功能测试建模的特点。这对时序电路功能测试序列的自动生成有重要意义,因为有了这样的模型,时序电路的自动测试生成可归结为图论算法问题。     

时序系统的状态组区别序列测试方法

介绍了采用单变迁故障模型的时序系统状态组区别序列测试方法,通过选择状态组区别序列优化测试序列长度。这种测试生成方法比时序电路门级测试生成快得多,而且能达到很高的故障覆盖率。     

时序电路测试生成新算法研究

为解决同步时序电路的测试难题,提高时序电路测试生成效率,进行了时序电路测试生成算法的研究,将粒子群优化算法应用在时序电路的测试生成中。为验证PSO算法性能,首先将其用于函数优化,能获得较好的优化结果。之后建立自动测试生成离散粒子群速度—位置模型,针对国际标准时序电路的验证结果表明,与同类算法相比,该算法可以获得较高的故障覆盖率和较小的测试矢量集。     

数字IC可测性设计和自动测试生成技术

描述了一种自动局部扫描可测性设计方法，该方法在电路内部提供附加逻辑，把时序元件串成一条扫描通路，辅以适当的控制信号，使时序元件和组合元件分离开，从而达到可测试的目的，介绍了一种改进的ＰＯＤＥＭ测试生成算法和一种基于模拟的测试生成方法，该方法能较好处理时序电路的测试生成问题。     

基于蚂蚁算法和遗传算法的时序电路测试生成

为提高时序电路的测试生成效率,该文提出一种新的基于蚂蚁算法和遗传算法的时序电路测试矢量生成算法.针对国际标准时序电路的实验结果表明,该交叉算法既充分发挥了两种算法的优点,又克服了各自的缺点,与其它同类测试生成算法相比,获得了较好的故障覆盖率和测试集.说明采用蚂蚁算法和遗传算法的交叉算法是成功的.     

用卡诺图分析时序逻辑电路

本文以时序电路中的同步和异步计数电路为例来说明一种用卡诺图分析时序逻辑电路的方法.1 用卡诺图分析同步时序逻辑电路写出一个电路的状态转移方程是容易的,在得到状态转移方程式以后,用卡诺图就能很快得到电路的状态编码表,同时也能够检查电路的自启动性.用卡诺图分析电路逻辑功     

微电子学、集成电路

TN4 00060471基于重定时的高性能控制电路间接测试生成方法/黄祖兰,叶以正(哈尔滨工业大学)11电子学报一2 000。28(2).一83、86对性能驱动控制逻辑进行测试生成难度较大,通常要加人可测性结构,但会影响原电路优化性能并增加生产成本.文中以重定时理论为基础,提出了对高性能时序电路进行间接测试生成的方法,这种方法在不影响原电路任何优化特性的前提下,可显著降低测试生成时间,提高测试生成质量.在15 CAS’89部分基准电路进行实验,结果证明了其有效性图3表2参7(金)TN4 00060474P DP中的新型保护膜/贾正根(南京电子器件所)刀光电子技术‘…     

FD—Ⅲ—一个数字电路层次式测试生成系统

本文介绍一个实用数字集成电路层次式测试图形自动生成（ＡＴＰＧ）系统－ＦＤ－Ⅲ。ＦＤ－Ⅲ的特点是把测试生成和电路设计结合起来，充分利用电路的层次式结构，借助于电路和功能块已有的测试和模拟结果，加快整个电路的测试生成。该系统能对由ＷｏｒｋＶｉｅｗ等ＣＡＤ系统描述的层次式组合电路，同步时序电路进行ＡＴＰＧ。其故障模拟（ＦＳ）子系统能对包括异步模块在内的电路进行故障模拟、测试压缩，并给出优化的测试集及其性     

基本电子电路

一fN7()1’IN()f;之01030698论有限回溯测试模式产生方法/曾芷德,曹贺锋(国防科技大学计算机系)11电子学报一2()()0,28(11)一1()2一1 05文中首先剖析了有限回溯测试模式产生(FBTPG)方法的实质,然后在深人分析三种ATPG系统的C一B曲线的实验数据的基础上,提出故障模拟对测试生成的综合调节效应,为F BTPG方法的有效性提供了理论依据.划台以ISCAS一85和ISCAS一89·电路为基础,给出了FBTPG与随机测试生成、确定性测试生成和商用ATPG系统FlexTe就的实验比较结果,从而论证了FBTPG方法处理超大规模时序电路的有效性.表5参8(金)荃…     

测试生成算法

集成电路技术的迅速发展,测试生成变得越来越困难。往往测试代价比电路设计,生产代价还要高。扫描设计技术将时序电路的测试生成转换成组合电路来处理。组合电路的测试码生成就显得很重要了。D-算法第一次引入了多路径敏化的思想,因而是第一个完全的算法。但由于D-算法对故障校验电路处理所存在的缺陷,使得D-算法在测试码搜索过程中所存在的盲目性逐步表现得非常突出。PO-DEM算法第一次将测试生成问题归结为一个多维空间解的搜索问题。该算法采用隐枚举的方法来处理测试生成,并第一次引入了回退技术,使得测试码生成效率大大提高。FAN算法对PODEM算法作较大的改进。该算法引入了唯一敏化,唯一蕴含及多路回退等技术将测试码生成效率大大提高。不同于PODEM算法的是,FAN算法搜索测试码的回溯不是针对原始输入,而是对头线和扇出。SOCR-ATES算法在FAN算法的基础上,引入了全局蕴含的思想及一系列改进的唯一敏化和改进的多路回退策略。SOCRATES进而将全局蕴含及唯一敏化扩展到动态的策略,进一步提高了测试码生成效率。EST算法第一次提出了测试码搜索状态的概念,并采用E-前沿来描述测试码搜索的不同状态。通过引入状态等价的概念,大大缩小了测试码搜索空间。DST算法将测试码搜索空间的状态等价概念扩展到状态控制的概念,在EST算法的基础上,进一步大大缩小了搜索空间。     

基于概率转移矩阵的时序电路可靠度估计方法

传统的概率转移矩阵(Probabilistic Transfer Matrix,PTM)方法是一种能够比较精确地估计软差错对门级电路可靠度影响的方法,但现有的方法只适用于组合逻辑电路的可靠度估计.本文提出基于PTM的时序电路可靠度估计方法(reliability estimation of Sequential circuits based on PTM,S-PTM),先把待评估时序电路划分为输出逻辑模块和次态逻辑模块,然后用本文提出的时序电路PIM计算模型得到电路的PIM,最后根据输入信号的概率分布计算出时序电路的可靠度.用ISCAS 89基准电路为对象进行实验和验证,实验表明所提方法是准确和合理的.