| 基于Verilog的门级功耗建模及实际应用 |
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| 引用本文： | 邱丹. 基于Verilog的门级功耗建模及实际应用[J]. 现代电子技术, 2004, 27(22): 65-66,70 |
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| 作者姓名： | 邱丹 |
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| 作者单位： | 南京理工大学,电光学院,江苏,南京,210094 |
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| 摘 要： | 对数字电路中的功耗产生机理进行了分析，根据此原理，利用Verilog硬件描述语言编写了一个门级功耗模型，并将他应用到3种不同结构的加法器中，分别测量其功耗，分析了功耗大小不同的原因。理论分析的结果与实际测量的结果是一致的，说明了该功耗模型的正确性。
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| 关 键 词： | 功耗建模 加法器 Verilog硬件描述语言 CMOS |
| 文章编号： | 1004-373X(2004)22-065-02 |
Gate Level Power Consumption Modeling Using Verilog and Its Application |
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| QIU Dan. Gate Level Power Consumption Modeling Using Verilog and Its Application[J]. Modern Electronic Technique, 2004, 27(22): 65-66,70 |
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| Authors: | QIU Dan |
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| Abstract: | |
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| Keywords: | power consumption modeling adder Verilog HDL CMOS |
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