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| DTMB中LDPC码编译码器的FPGA实现 | |
| 作者单位： | ;1.天津大学电子信息工程学院 |
| 摘 要： | 针对数字地面多媒体广播标准中的低密度奇偶校验(LDPC)码,设计实现了基于现场可编程逻辑门阵列(FPGA)的LDPC码编译码器。设计所采用的编译码器方案均采用部分并行结构,在吞吐量与硬件复杂度之间达到了较好的折中。进一步,实现了用于LDPC码性能测试的误码测试硬件系统。基于FPGA的硬件实现结果表明,针对码率为0.4的LDPC码,设计的编译码器可工作在160MHz的时钟频率下,以译码前的数据量计算,吞吐量达到214Mbps。当误比特率为10-6时,实现的6比特量化译码器与浮点译码器的性能差距仅为0.05d B。 |
| 关 键 词： | 低密度奇偶校验码 数字地面多媒体广播 现场可编程逻辑门阵列 硬件测试系统 |
FPGA implementation of LDPC codec for DTMB |
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| Abstract: | |
| Keywords: | |
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