| 一个并行的三维DCT硬件核的设计 |
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| 引用本文： | 代镭,罗玉平,施业斌,陈海涛,尹社广.一个并行的三维DCT硬件核的设计[J].通信技术,2003(2):1-3. |
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| 作者姓名： | 代镭 罗玉平 施业斌 陈海涛 尹社广 |
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| 作者单位： | 中国科学技术大学电子科学与技术系,合肥,230026 |
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| 基金项目： | 国家863项目资助(863-317-03-01-05-20) |
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| 摘 要： | 为实现运动图像的实时压解传输,在优化3D-DCT算法的基础上,采用8×8bit乘加并行、系数转换、矩阵转置、数据装载和截位的解决方式,构造了一个64位并行的三维DCT硬件核,使得运动图像的压解运算中DCT运算的CPU耗时下降了十几倍,实现了实时压缩。
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| 关 键 词： | 三维离散余弦变换 实时压缩 64位并行乘加器 三维转置存储体 |
| 修稿时间： | 2002年9月3日 |
Design of Parallel Three- Dimension DCT Core |
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| Dai Lei,Luo Yuping,Shi Yebin,Chen Haitao,Yin Sheguang.Design of Parallel Three- Dimension DCT Core[J].Communications Technology,2003(2):1-3. |
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| Authors: | Dai Lei Luo Yuping Shi Yebin Chen Haitao Yin Sheguang |
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| Abstract: | |
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| Keywords: | three-dimension DCT real-time compressing 64 bit parallel multiply-adder three-dimension rotation RAM |
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