| DWarn+:一种改进的同时多线程处理器取指策略 |
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| 引用本文： | 孙彩霞,张民选.DWarn+:一种改进的同时多线程处理器取指策略[J].小型微型计算机系统,2007,28(9):1720-1723. |
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| 作者姓名： | 孙彩霞 张民选 |
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| 作者单位： | 国防科学技术大学,计算机学院,湖南,长沙,410073 |
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| 摘 要： | 同时多线程（SMT,Simultaneous Multithreading）处理器通过每个周期同时运行来自多个线程的指令来提高性能.同时执行的线程在共享资源的同时也在竞争资源.如果一个发生L2 cache失效的线程长时间占用共享资源,那么会导致其他线程运行速度减慢,甚至会因为缺少资源而停顿下来,从而降低了SMT处理器的总体性能.为了减小L2 cache失效给SMT处理器性能带来的负面影响,许多取指策略被提了出来,DWarn就是其中比较有效的一种.本文在DWarn的基础上进行改进,提出了DWarn＋取指策略.模拟结果表明,当同时运行的线程数目不超过4时,无论使用IPC作为度量标准还是使用Hmean作为度量标准,DWarn＋都要明显优于DWarn;当同时运行的线程数目大于4时,DWarn＋相对于DWarn的提高主要体现在存储器访问密集的工作负载上,而对于所有类型工作负载,DWarn＋相对于DWarn的平均提高非常有限.
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| 关 键 词： | 同时多线程 二级cache失效 DWarn取指策略 资源分配 |
| 文章编号： | 1000-1220（2007）09-1720-04 |
| 修稿时间： | 2006-06-27 |
DWarn+: An Enhanced Fetch Policy for SMT Processors |
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| SUN Cai-xia,ZHANG Min-xuan.DWarn+: An Enhanced Fetch Policy for SMT Processors[J].Mini-micro Systems,2007,28(9):1720-1723. |
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| Authors: | SUN Cai-xia ZHANG Min-xuan |
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| Affiliation: | College of Computer, National University of Defense Technology, Changsha 410073, China |
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| Abstract: | |
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| Keywords: | SMT L2 cache miss DWarn fetch policy resource allocation |
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