从Simulink模型自动生成VHDL代码--基于DSP Builder的FPGA设计流程 Automatic Generating VHDL Code from Simulink Model--A FPGA Design Flow Based on DSP Builder期刊界 All Journals 搜尽天下杂志传播学术成果专业期刊搜索期刊信息化学术搜索

从Simulink模型自动生成VHDL代码--基于DSP Builder的FPGA设计流程

引用本文：	张志亮,赵刚,齐星刚. 从Simulink模型自动生成VHDL代码--基于DSP Builder的FPGA设计流程[J]. 现代电子技术, 2004, 27(23): 4-6

作者姓名：	张志亮赵刚齐星刚

作者单位：	四川大学电子信息学院,四川,成都,610065

摘要：	介绍了基于Altera提供的DSP Builder开发工具从Simulink模型自动生成VHDL代码的一种新的FPGA设计流程，并基于此流程实现了一个7阶FIR数字低通滤波器。
关键词：	DSP Builder Simulink 自动生成 FPGA设计流程
文章编号：	1004-373X(2004)23-004-03
修稿时间：	2004-07-17
Automatic Generating VHDL Code from Simulink Model--A FPGA Design Flow Based on DSP Builder

ZHANG Zhiliang,ZHAO Gang,QI Xinggang. Automatic Generating VHDL Code from Simulink Model--A FPGA Design Flow Based on DSP Builder[J]. Modern Electronic Technique, 2004, 27(23): 4-6

Authors:	ZHANG Zhiliang ZHAO Gang QI Xinggang

Abstract:	A new FPGA design flow using Altera DSP Builder to generate VHDL code automatica lly from Simulink model is introduced in this paper, and a 7steps FIR di gital lowpass filter is successful implemented with this flow.

Keywords:	DSP Builder Simulink automatic generating FPGA d esign flow
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