一种13bit 40MS/s采样保持电路设计

设计了一个用于13bit40MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3V的TSMC0.18μm工艺对电路进行设计和仿真,仿真结果表明,在40MHz的采样频率下,采用保持电路的SNDR达到84.8dB,SFDR达到92dB。     

一种高增益宽频带的增益自举运算放大器

设计了一个应用于高精度流水线结构ADC中的高增益、宽频带全差分运算跨导放大器(OTA).整体运放采用了2级结构,第一级采用套筒共源共栅结构,并结合增益自举技术来提高增益;第二级采用共源放大器结构作为输出级,以增大运放的输出信号摆幅.该设计采用UMC 0.18μm CMOS工艺,版图面积为320μm×260μm.仿真结果显示:在1.8 V电源供电5 pF负载下,在各个工艺角及温度变化下增益高于120 dB,增益带宽积(GBW)大于800 MHz,而整个运放消耗16.36 mA的电流,FOM值为306 MHz·pF/mA.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.     

一个高线性13位流水线CMOS A/D转换器

介绍了一个采用多种电路设计技术来实现高线性13位流水线A/D转换器.这些设计技术包括采用无源电容误差平均来校准电容失配误差、增益增强(gain-boosting)运放来降低有限增益误差和增益非线性,自举(bootstrapping)开关来减小开关导通电阻的非线性以及抗干扰设计来减弱来自数字供电的噪声.电路采用0.18μm CMOS工艺实现,包括焊盘在内的面积为3.2mm2.在2.5MHz采样时钟和2.4MHz输入信号下测试,得到的微分非线性为-0.18/0.15LSB,积分非线性为-0.35/0.5LSB,信号与噪声加失真比(SNDR)为75.7dB,无杂散动态范围(SFDR)为90.5dBc;在5MHz采样时钟和2.4MHz输入信号下测试,得到的SNDR和SFDR分别为73.7dB和83.9dBc.所有测试均在2.7V电源下进行,对应于采样率为2.5MS/s和5Ms/s的功耗(包括焊盘驱动电路)分别为21mW和34mW.     

12位100MS/s ADC中采样/保持电路的分析与设计

设计了一种高性能的采样保持(S/H)电路,在1.8V的电源电压下,其性能满足12位精度、100MS/s转换速率的ADC的要求。设计中采用了一种新型的自举采样开关,提高了S/H电路的可靠性和线性度;对于高增益大带宽的运算跨导放大器OTA的带宽设计,在分析了主运放和辅助运放在带宽和相位裕度等方面的关系的基础上,提出了新的设计方法。仿真结果表明:S/H电路的差动输出摆幅达到了2V;对于输入为49MHz的正弦波,测得其信号噪声失真比达到了82dB,满足12位ADC的要求;整个电路的功耗约为20mW。     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一个高线性13位流水线CMOS A/D转换器

介绍了一个采用多种电路设计技术来实现高线性13位流水线A/D转换器.这些设计技术包括采用无源电容误差平均来校准电容失配误差、增益增强(gain-boosting)运放来降低有限增益误差和增益非线性,自举(bootstrapping)开关来减小开关导通电阻的非线性以及抗干扰设计来减弱来自数字供电的噪声.电路采用0.18μm CMOS工艺实现,包括焊盘在内的面积为3.2mm2.在2.5MHz采样时钟和2.4MHz输入信号下测试,得到的微分非线性为-0.18/0.15LSB,积分非线性为-0.35/0.5LSB,信号与噪声加失真比(SNDR)为75.7dB,无杂散动态范围(SFDR)为90.5dBc;在5MHz采样时钟和2.4MHz输入信号下测试,得到的SNDR和SFDR分别为73.7dB和83.9dBc.所有测试均在2.7V电源下进行,对应于采样率为2.5MS/s和5Ms/s的功耗(包括焊盘驱动电路)分别为21mW和34mW.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.