一种3V CMOS音乐集成电路的设计原理

介绍了一种数字式全定制音乐集成电路设计原理。对伪音阶发生器、节拍发生器等子电路作了较详细的叙述。采用这种原理可设计出单芯片驱动压电陶瓷和发光二极管的音乐集成电路，该电路无须外接电阻、电容，可存储数首歌曲；另外，还可设计出一种数字音频程控频率合成器，时钟为ｆ０时，可控频率范围为ｆ０２～ｆ０２Ｎ。     

数字频率合成技术在地球站中的应用

数字分频式微波频率合成器,具有结构简单,造价低,良好的低相嗓特性等优点,因而被通信卫星地球站所广泛采用。论述了数字分频式频率合成技术在工星通信地球站中的应用,提出了采用高度集成锁相环器件:PE3336设计一种低相噪特性的微波数字频率源的工程实例,并将之用于某通信卫星转发器地球站设备中。     

用于频率合成器的低损耗声表面波滤波器

简述了产生声表面波滤波器插入损耗的主要机理和获得低损耗的原则；介绍了根据此原则对１００～５００ＭＨｚ５种滤波器的研制过程和结果。实验表明，采用镜像阻抗连接换能器结构可达到３～４ｄＢ的低损耗，并成功地应用于频率合成器中。     

甚高频信号源的设计

为了给小型信标模拟器提供甚高频载波,利用锁相环（phase loop lock,PLL）频率合成原理,使用集成锁相频率合成器ADF4360-8设计甚高频（ultra high frequency,UHF）信号源,详述了电路的硬件设计,简要介绍了软件设计。实验结果表明,频率误差小于±0.002%,达到了预期的技术指标。     

用于频率综合的电荷泵锁相环电路设计

在阐述了锁相环频率综合的工作原理、分析和设计方法的基础上,结合环路稳定性和相位噪声两方面因素对锁相环电路进行了建模及分析。采用安捷伦公司的ADS软件对锁相环进行了系统设计及仿真,并采用Cadence公司的Spectre-RF系列软件进行了锁相环具体电路设计和仿真。采用该方案设计的锁相环输出频率范围18.15 23 GHz,相位噪声-90 dBc/Hz,锁定时间小于5μs。     

数字频率合成器底噪声估算

对数字频率合成器的PLL结构、DDS PLL结构和FN结构3种形式的底噪声产生的原因及其影响，进行系统分析，给出底噪声的计算方法。提出了降低底噪声的措施，指出数字频率合成器的发展趋势。     

快速跳频电台频率合成器的研究

跳频通信具有很强的抗干扰能力,是未来战场通信的主要通信手段。跳频速率的快慢很大程度上决定了跳频电台抗干扰能力。实现快速跳频通信的关键之一是要求频率转换时间极短的频率合成器,常规的频率合成技术已难以满足要求。论文介绍一种数字式直接频率合成器加锁相环(DDS PLL)的频率合成器,具有换频时间短、覆盖波段宽、分辨率高等优点,可以满足战场通信用的快速跳频电台的要求。     

一种数字式彩色电视副载波综合器的设计

介绍一种适于利用电视信号传送标准时间的数字式彩色电视副载波综合器的设计 ,详细介绍了关键电路———数字混频器的组成、工作原理和输入输出波形 .该电路结构简单、性能稳定、可靠性高 .实际应用证明电路的设计是成功的 .该设计思想可以应用于一切输入频率与要求的输出频率之间没有整倍数关系的频率综合电路中 .     

DDS捷变频信号发生器中的FPGA控制电路设计

选取AD9910作为频率合成模块,利用FPGA生成伪随机频率控制码,通过AD9910并口改变其频率调谐字,控制AD9910输出频率的快速跳变.利用FPGA产生脉宽、重频可控的脉冲调制波形,以脉冲调制波形提供的时钟实现伪随机码生成时序、频率跳变时序、脉冲调制时序的统一,产生在整个频段随机捷变的信号.此种方法时序控制简单,...     

一种新型的PLL/DDS混合型微波频率合成器的研究

本文研究了一种新型的微波频率合成器。该频率合成器将普通的锁相环(PLL)技术和直接数字频率合成器(DDS)有机地结合起来,只需在一般的单环频率合成器的基础上增加少量器件,就可以获得精确的频率分辨率和相当低的相位噪声,性能大大优于单环频率合成器而仅略低于双环,结构却比双环简单,成本也较低。代表了获得高性能价格比频率合成器的发展方向。文中给出了该频率合成器的设计方案和工作原理,并对其相位噪声特性作了分析。最后搭试了一个实验电路,给出了实验结果。