信息电路设计方法学的几个热点

对集成电路设计方法学领域当前的几个热点问题及一些相应思路进行评介。     

模拟电路结构化可测性设计研究综述

本文说明模拟电路结构化可测性设计(DFT)的原则,同时介绍了两个可测性设计结构。这些原则和结构可以作为数模混合测试总线标准IEEE P1149.4的基础。     

工业软件现场测试中的拆分及其测试数据设计

在工业软件的用户生产现场测试中,可能由于操作风险、用户生产限制等约束而导致测试不充分,针对实践中的难点提出新的现场测试过程及其测试数据生成方法。定义了测试拆分子集及相关属性概念,根据现场因素设计的测试拆分子集提高了现场测试可主动性;综合现场因素设计拆分方案,采用针对性的辅助管理程序引导每个测试拆分子集的现场测试的实施;通过对生产现场的历史数据的处理建立针对各测试拆分子集的测试准备数据库,以搜索测试准备数据库的结果为依据并结合现场因素设计现场主动测试的输入数据,并说明了实践中的综合实施过程。通过石化生产优化控制系统的现场测试的实际案例,说明了这种方法能够在预防风险的前提下显著提高现场测试的充分性和测试效率。     

标准测试存取口与边界扫描结构在印制板级与系统级实现的探讨

本文探讨中国电子行业标准“标准可测性总线”第一部分“标准测试存取口与边界扫描结构”在印制板级与系统级的实现问题。阐述了不要针床夹具借助边界扫描测试印制板上器件间互连的方法,综述了美国相应标准ＩＥＥＥ Ｓｔｄ １１４９．１公布前后提出和试行在印制板级和实验级实现的若干方法和方案,包括采用符合与不符合该标准的两种器件的混合型板和系统。初步探讨了实践中国电子行业标准“标准测试存取口与边界扫描结构”和开发     

数字IO电路板的嵌入式测试性设计方案

近年来,随着DSP、FPGA等大规模集成电路的发展,电子系统的性能也在大大提高,但同时给电子系统带来了新的测试和故障诊断问题;为了解决电路板快速诊断维修问题,嵌入式测试正以全新的概念成为板级电路测试的研究方向;文中从嵌入式测试的基本概念出发,介绍了嵌入式边界扫描、非侵入式测试等先进的板级嵌入式测试技术,并阐述了模拟嵌入式测试性设计的难点和基础电路原则,同时给出了基于FPGA的嵌入式测试控制器设计方案;然后,面向数字IO电路板,针对其关键功能电路展开嵌入式测试性设计,简要说明了测试程序的开发与下载;根据测试验证结果,嵌入式测试性设计可以增强测试自动化、提高测试效率,从而能够更好地降低产品整个寿命周期的测试维修成本。     

基于树形解压缩器的低测试数据量方法

提出一种由异或门按照完全二叉树形状排列而成的树形向量解压缩器。该解压缩器的少数输出端需要由大部分的输入端来确定,而且该结构对其输出值的确定关系类似于扫描链中确定位的分布概率,可有效降低测试数据量。实验结果表明,对于ISCAS’89基准电路,该结构最高将测试数据量压缩了77倍。     

逻辑内建自测试高故障覆盖率设计

基于扫描的可测性设计技术需要大量空间存储测试矢量,并且难以实现全速测试,随着芯片规模越来越大,频率越来越高,其测试成本也将越来越高,逻辑内建自测试(Logic Built-In-Self-Test,LBIST)技术以其简单的硬件实现和较小的设计开销开始被业界广泛使用,但该技术也存在覆盖率较低的问题,主要原因在于:一是线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的伪随机矢量的空间相关性;二是电路结构上对伪随机矢量的抵抗性;针对这两种原因给出了一些改善的方法,从而达到提高故障覆盖率的目的,为实际设计提供借鉴。     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。