一种基于电荷泵锁相环的快速啁啾发生器

调频连续波(FMCW)雷达常用于测量多个目标的距离和速度,被广泛用于自动驾驶场景中。FMCW雷达产生的线性调频波称为啁啾(Chirp),通常由锁相环(PLL)电路产生。由于带宽有限,传统锯齿啁啾下降时间过长,降低了雷达性能。文章提出了一种基于分段电流电荷泵的快速啁啾发生器设计方案。调频阶段采用最佳电荷泵电流,即最优环路带宽,可保证啁啾的线性度。啁啾下降阶段使用更大的电流,可缩短下降时间。仿真结果表明,啁啾发生器频率输出范围为19.25～20.25 GHz, 1.2 V电压下整体功耗为31.8 mW。PLL带宽为1.5 MHz时,锯齿形啁啾下降的最大调制速率为454 MHz/μs。与恒定电荷泵电流方式相比,下降时间缩短了80%。     

一种基于注入锁定环形振荡器的时钟产生电路

提出了一种基于谐波注入锁定数控环形振荡器的时钟产生电路。采用注入锁定技术,极大地抑制了环形振荡器的相位噪声。在频率调谐环路关断的情况下,数控式振荡器可以正常工作,与需要一直工作的锁相环相比,大大节省了功耗。分析了电路的参考杂散性能。在65 nm CMOS工艺下进行流片测试,芯片的面积约为0.2 mm²。测试结果表明,设计的时钟产生电路工作在600 MHz时,1 MHz频偏处的相位噪声为-132 dBc/Hz,在1 V的电源电压下仅消耗了5 mA的电流。     

一种用于10 Gb/s Serdes的40 nm CMOS锁相环

提出了一种应用于10 Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5 GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5 GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40 nm工艺下完成设计,在 1.1 V的供电电压下,锁相环的总电流为7.6 mA,输出5 GHz时钟在10 kHz~100 MHz积分范围内的均方根抖动约为107 fs,芯片尺寸仅为780 μm×410 μm。     

通道间差值统计的TIADC时序误差校准方法

利用某相邻采样通道的绝对差值与全部相邻通道的平均绝对差值应保持一致的原理,对TIADC的采样时序误差进行估计,再利用泰勒展开的方法实现误差补偿。在校准过程中,将误差估计模块和误差补偿模块组成一个自适应的环路,实现了采样时序误差的实时校准。全部校准过程在纯数字域中完成。这种纯数字后处理式的误差估计方法简单有效,3阶泰勒误差补偿方法的补偿效果良好。基于MATLAB建立了4通道TIADC的时序失配误差校准模型,验证了该校准方法的正确性和有效性。结果表明,通道间的时序误差为1%~2%,在输入归一化频率fin/fs为0.397时,校准后系统的SNR由原来的18.85 dB提高到73.31 dB。     

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25 GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40 nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66 dBc;亚采样锁相环输出时钟的相位噪声在10 kHz~100 MHz区间内积分,得到均方根抖动为0.26 ps。     

基于神经网络的数字校准技术综述

随着集成电路工艺的发展以及晶体管尺寸的不断减小,ADC转换率变得更快、功耗更低,但器件的失配误差随之变得更大,从而影响精度,因此引入校准电路已成必然趋势。文章首先介绍了几种ADC的常见误差及其校准方法,然后介绍了神经网络的工作原理,并总结了几种主要的基于神经网络的数字校准方法,分析了不同方法的优势和劣势。最后,针对14位流水线ADC,给出了神经网络校准算法的系统级仿真验证结果。经校准后,有效位数(ENOB)从10位提升到12.5位,无杂散动态范围(SFDR)从80 dB提升到100 dB。     

新型两步式高精度 TDC 的设计

时间数字转换器(TDC)是一种常用的时间间隔测量电路,广泛用于飞行时间(ToF)测量,频率测量等领域。针对传统TDC分辨率与测量范围相互制约的问题,基于SMIC 55 nm CMOS工艺提出了一种兼顾分辨率与测量范围的两步式TDC结构。该TDC第1级使用环形结构进行粗量化,以扩大测量范围;第2级利用延迟锁相环(DLL)结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提高了分辨率。其中,设计了一种简便的时间余量求取算法,将第1级的粗量化误差准确传递到第2级。同时特别设计了第一级延迟单元的结构,以消除传统环形TDC中多路选择器(MUX)在信号循环过程中造成的延迟失配。仿真结果表明,该TDC的分辨率为4.8 ps,测量范围达到1.26μs,微分非线性(DNL)小于0.6 LSB,积分非线性(INL)小于1.8 LSB。     

一种高性能小数级联型锁相环电路

提出了一种低抖动、高频率分辨率、快速锁定的小数级联型锁相环。采用倍乘型延迟锁定环和基于和差调制器(DSM)的相位选择器实现小数倍频,并通过级联一个高带宽的整数型锁相环抬升频率且实现对DSM量化噪声的进一步滤除。基于TSMC 65 nm CMOS工艺,面积为0.27 mm^(2),输出频率为1.064~1.936 GHz。通过电路仿真输入100 MHz参考频率,PLL的1.872 GHz输出频率在300 ns以内完成锁定,1.2 V电源电压下整体功耗为8.6 mW。此时频率分辨率约1 kHz,1 kHz~100 MHz的积分范围内均方根抖动为1.32 ps。     

基于时间放大技术的时间数字转换器的设计

本文基于时间放大技术设计了一种两步式的时间数字转换器(TDC),可应用于高精度的飞行测量领域。本设计采用SMIC 55 nm CMOS工艺,采用环形延时TDC作为粗量化电路,采用游标式TDC作为细量化电路。游标式TDC的精度受到延时失配限制,导致在设计时难以突破更高精度的要求。时间放大器通过放大粗量化产生的时间余量,并继续进行第二次细量化,降低了细量化电路的设计难度。针对传统时间放大器输入范围有限以及放大精确度不足的弊端,提出一种新的时间放大器结构,具有精确放大宽范围输入时间间隔的能力。仿真结果表明,采用该种时间放大器的TDC可实现的分辨率为3.7 ps,测量范围为80 ns,微分非线性(DNL)为0.73 LSB,积分非线性(INL)为0.95 LSB,该设计能够在高线性度下更好地兼顾TDC的分辨率与测量范围。     

一种带自适应斜坡补偿的PCM控制Boost变换器

设计了一种带自适应斜坡补偿的峰值电流模式(PCM)控制Boost变换器。采用一种低功耗自适应斜坡补偿电路,使得升压(Boost)变换器能够实现宽输出范围和高带载能力。在此基础上,提出了一种应用于Boost变换器的电感电流采样电路,该电路实现了高采样速度和高采样精度,且具备全周期的电感电流采样特点。变换器基于SMIC 180 nm BCD CMOS工艺设计。仿真结果表明,该带自适应斜坡补偿的PCM控制Boost变换器输入电压转换范围为2.8 V～5.5 V,输出电压转换范围为4.96 V～36.1 V,最大输出负载电流高达5 A。