WiNoC中基于Edge first算法的流量平衡设计

在无线片上网络中,无线节点拥塞以及不同子网和全局网络内的流量平衡情况对整个片上网络的通信效率有着重要的影响,为此提出了基于Edge first算法的全局流量平衡机制（GTB）。首先优化了划分有线无线数据包的机制,减少了无线节点处的拥塞;其次根据无线路由器（WR）的拥塞情况,提出Edge first路由算法平衡子网内的流量;最后在全局网络中提出了全局子网拥塞感知（GSCA）判断机制,使得长距离数据包优先从低拥塞子网通过,平衡了全局网络的流量。实验表明,该方案在可接受的硬件开销、功耗开销下,保证较低的网络延迟和较高的网络吞吐率,并且大幅的提升了网络的流量平衡性能。     

容忍单粒子多节点翻转的三模互锁加固锁存器

为了能够容忍单粒子多节点翻转,提出了一种新颖的三模互锁加固锁存器。该锁存器使用具有过滤功能的代码字状态保存单元（CWSP）构成三模互锁结构,并在锁存器末端使用CWSP单元实现对单粒子多节点翻转的容错。HSPICE仿真结果表明,相比于三模冗余（TMR）锁存器,该锁存器功耗延迟积（PDP）下降了58.93%;相比于容忍多节点翻转的DNCS-SEU锁存器,该锁存器的功耗延迟积下降了41.56%。同时该锁存器具有较低的工艺偏差敏感性。     

一种基于环形振荡器的轻量级高效率的真随机数发生器

真随机数发生器(TRNG)作为芯片中重要的安全组件,在现代加密系统中扮演着越来越重要的角色.对于TRNG的设计,关键是需要熵提取器可以在恶劣的环境变化(如工艺波动、电压和温度(PVT))下稳定地生成熵值.基于Xilinx FPGA平台提出了一种基于环形振荡器的低成本,高效率真随机数发生器.TRNG一方面通过快速进位逻辑...     

混合定变长码的测试数据压缩方案

文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小,尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS 89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等.     

一种基于FPGA的微处理器软错误敏感性分析方法

为了自动快速地分析微处理器对软错误的敏感性,该文提出一种基于FPGA故障注入的软错误敏感性分析方法。在FPGA芯片上同时运行有故障和无故障的两个微处理器,并充分利用FPGA的并行性,把故障注入控制、故障分类、故障列表等模块均在硬件上实现,自动快速地完成全部存储位的故障注入。以PIC16F54微处理器为实验对象,基于不同负载分别注入约30万个软错误用以分析微处理器软错误敏感性,并对敏感性较高的单元加固后再次进行分析,验证该方法的有效性。实验数据表明,使用该方法进行故障注入及敏感性分析所需的时间比软件仿真方法提高了4个数量级。     

基于虚通道故障粒度划分的3D NoC容错路由器设计

深亚微米工艺下,路由器受制于制造缺陷及运行时的脆弱性,易发生虚通道(virtual channel, VC)永久性故障,从而引起通信故障,影响系统功能和性能.为了能够有效地容忍虚通道故障、保证系统性能及充分利用可用资源,将虚通道故障类型细分为粗粒度故障和细粒度故障,提出SVS(single VC sharing)路由器架构,通过将路由器端口两两分组,组内端口间实现单虚通道共享.当发生虚通道粗粒度故障时,使用组内相邻端口共享虚通道容错.当发生细粒度故障时,根据Slot State Table信息配置虚通道读/写指针的值,从而跳过故障Buffer槽实现容错.在无粗粒度故障情况下,共享虚通道还可用于负载平衡及容忍路由计算模块故障.实验结果表明：较其他已有的虚通道路由器,SVS路由器在3种不同的故障情况下均较大地降低了延时,提高了吞吐量.这表明SVS路由器可有效提高系统可靠性,保证了系统性能,充分利用了可用资源.     

一种新型低功耗加固SRAM存储单元

提出了一种抗辐射加固12T SRAM存储单元.采用NMOS管组成的堆栈结构降低功耗,利用单粒子翻转特性来减少敏感节点,获得了良好的可靠性和低功耗.Hspice仿真结果表明,该加固SRAM存储单元能够完全容忍单点翻转,容忍双点翻转比例为33.33％.与其他10种存储单元相比,该存储单元的面积开销平均增加了 3.90％,功...     

一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

一种低开销加固锁存器的设计

针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。     

基于改进CAF-WAS的绑定前硅通孔测试

硅通孔TSV发生开路故障和泄漏故障会降低三维集成电路的可靠性和良率,因此对绑定前的TSV测试尤为重要。现有CAF-WAS测试方法对泄漏故障的测试优于其他方法(环形振荡器等),缺点是该方法不能测试开路故障。伪泄漏路径思想的提出,解决了现有CAF-WAS方法不能对开路故障进行测试的问题。另外,重新设计了等待时间产生电路,降低了测试时间开销。HSPICE仿真结果显示,该方法能准确预测开路和泄漏故障的范围,测试时间开销仅为现有同类方法的25%。