VHDL硬件描述语言的最新发展

当前ＥＤＡ工具亟需解决的问题是如何大幅度地提高设计能力，为此出现了一系列对ＶＨＤＬ语言的扩展。本文在介绍设计信息空间概念的基础上综述了硬件描述语言的一些新的研究方向及其进展情况，讨论了下一代系统描述语言的发展方向，比较了有希望的几种语言的主要特点。     

轨道车辆多功能车辆总线通信控制器及其配套产品化测试、实时监控装置的设计实现

介绍一种具有完全自主知识产权的多功能车辆总线通信控制器的设计实现,以及相应配套监控、监测设备的研发和测试.采用可编程硬件与ARM嵌入式处理器进行软硬件协同处理,并在整个设计过程中引入了面向可靠性设计方法,使用国内外最新软硬件测试和验证技术保证软硬件设计质量,保障设备能够长期有效运行.同时,由于采用了模块化设计路线,提出的多功能车辆总线通信控制器实际上包含一组完整的功能模块,能够通过合理组合实现轨道车辆上从简单的从设备到网关等各级通信设备,并且完成实时监控和产品测试等各种衍生功能,保证相应产品能够形成完成序列,顺利实现产业化.该多功能车辆总线通信控制器已经通过IEC61375标准一致性测试,并在实际地铁载客运行中实现两万公里无故障运行,即将实现批量装备.     

基于GPU的多层次并行QR分解算法研究

QR分解作为一个基本计算模块,广泛应用在图像处理、信号处理、通信工程等众多领域.传统的并行QR分解算法只能挖掘计算过程中的数据级并行.在分析快速Givens Rotation分解特征的基础上,提出了一种多层次并行算法,能够同时挖掘计算过程中的任务级并行和数据级并行,非常适合于以图形处理器(GPU)为代表的大规模并行处理器.同时,采用GPU的并行QR分解算法可以作为基本运算模块被GPU平台上的众多应用程序直接调用.实验结果显示,与CPU平台上使用OpenMP实现的算法相比,基于GPU的多层次并行算法能够获得5倍以上的性能提升,而调用QR分解模块的奇异值分解(SVD)应用可以获得3倍以上的性能提升.     

GPU实现的高速FIR数字滤波算法

针对目前基于GPU的FIR算法速度低、扩展性差的缺点,提出一种高速的多通道FIR数字滤波的并行算法,并利用平衡并行运算负载的技术以及降低内存访问密度的方法进行加速.该算法采用矩阵乘法的并行运算技术在GPU上建立并行滤波模型,通过每个线程在单个指令周期内执行2个信号运算,实现了多通道信号的高速滤波.实验结果表明,在GTX260+平台上,采用文中算法的平均加速比达到了203,效率超过40%,并且具有更好的扩展性.     

基于PCM的GPU存储系统设计与优化

以相变存储器(PCM)为代表的新型非易失存储器,具有存储密度高和静态功耗低等传统动态随机存取存储器(DRAM)不具备的优势,但是过长的写操作延时会严重影响访存的性能.设计了基于PCM的图形处理器(GPU)中的存储系统.仿真结果显示,GPU程序中的内存写请求分布极不均匀,对少量的内存地址有非常高的访问频率.面向访存分布不均匀特点的专用缓冲单元设计,能够有效地存储频繁访问的内存数据,从而减少对PCM的访问次数,消除过长的写操作延时对系统性能的负面影响.GPU仿真器上的结果显示,基于缓冲单元的PC以存储系统能够有效地提高GPU的运算性能.     

时间敏感网络中确定性传输技术综述

时间敏感网络是工业互联网基础设施转型升级的重要研究方向,确定性传输技术是时间敏感网络面向工业控制支撑确定性实时传输需求的核心关键技术,主要包括控制面的时间触发调度技术、转发面的混合传输技术以及确定性时延分析技术.调研了近年来时间敏感网络中确定性传输技术的研究现状并进行了系统地梳理和总结,首先介绍了时间敏感网络不同种类业务流的流量模型;然后基于该流量模型,介绍了控制面的时间触发调度模型、研究现状及其挑战,介绍了转发面时间敏感网络交换机的体系结构、多业务流混合传输策略以及当前方案的不足与改进方向;接着,对整个时间敏感网络的时延模型进行建模分析,介绍基于网络微积分的确定性时延分析技术、研究现状以及可能的改进方向;最后,总结时间敏感网络确定性传输技术所面临的挑战以及未来的研究展望.