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近年来,支持多标准的LDPC译码器已逐渐成为研究的热点.与传统译码器相比,所设计的LDPC译码器具有以下优点:1.实现了一个码率、码长可配置结构,进而可以支持多种标准;2.采用了一种改进型TPMP算法,使译码器的存储器容量大大减少,避免了因分块LDPC码的非规则性所造成的数据冲突问题;3.采用基于SIMD处理器的硬件结构,实现了硬件的高度规整性,易于芯片布局布线;4.设计了一个6级可配置流水线,可分时构造校验节点处理单元和变量节点处理单元,提高了硬件利用率和系统数据吞吐率.用这种架构实现了一个同时支持CMMB和DTMB两个标准的多标准LDPC译码器;芯片规模为75万门,时钟频率为220MHz,数据吞吐率为300Mbps. 相似文献
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在脉冲体制超宽带(IR-UWB,Impulse Radio Ultra Wide-band)无线通信系统中,极小的定时误差会引起系统性能的极大衰减.为了解决这一难题,提出一种数模混合同步采样的适用于脉冲体制超宽带无线通信系统的锁时跟踪环路来减少定时误差,提高系统性能.采用最大似然估计的方法,得到跟踪环路中最重要环节一时间误差检测器的结构,基于该时间误差检测器完成整个跟踪环路的设计并通过分析该环路的S-Curve和定时误差方差得到了定性跟踪性能的数学分析和仿真.最后,在密集多径信道下面的系统仿真实验结果表明,当采用选择性Rake(SRake)接收机时,该跟踪环路能有效跟踪半脉冲周期左右的时间抖动,使系统的误码率性能有近三个数量级的提高. 相似文献
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提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps. 相似文献
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低成本的密钥长度可配置RSA密码协处理器VLSI设计 总被引:1,自引:0,他引:1
采用基于字运算的高基Montgomery模乘算法,并且应用了改进的流水线组织结构,以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器.VLSI实现结果显示:不包含存储器的核心电路规模仅相当于18000等效门;基于0.25μm CMOS工艺,在180MHz的时钟频率下,1024bits的RSA加密速率可达28Kbps.该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中. 相似文献
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可重构的椭圆曲线密码系统及其VLSI设计 总被引:4,自引:0,他引:4
研究了一种新的结构可重构的椭圆曲线密码系统及其VLSI设计问题。从点乘与群运算层的调度到有限域上的高速运算方法等方面出发,提出了一些提高椭圆曲线上点乘运算的新方案;给出了一种新的支撑域和曲线参数可选择、结构可重构的高速椭圆曲线密码专用芯片VLSI架构。采用全定制与基于0,6μmCMOS标准单元库综合相结合的方式实现了该系统。测试结果表明:设计芯片能够有效地完成数字签名与身份验证完整流程;在20MHz的工作频率下,平均每次签名时间为62。67ms。 相似文献
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基于整体退火遗传算法的低功耗最佳极性搜索 总被引:1,自引:0,他引:1
针对n变量逻辑函数在不同极性下所对应的XNOR/OR电路功耗和面积不同的特点,首先用信号概率传递算法和多输入XNOR/OR(同或/或)门的低功耗分解算法建立了XNOR/OR电路的功耗估计模型.在此基础上,将基于列表技术的极性转换算法和整体退火遗传算法相结合,提出了一种针对大规模XNOR/OR电路的低功耗最佳极性搜索算法.对8个较大规模MCNC Benchmark电路测试表明,该算法搜索到的最佳极性所对应的XNOR/OR电路与极性0时的XNOR/OR电路相比,平均节省功耗和面积分别达到了84.4%和65.2%. 相似文献
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基于改进的最小和(Min-Sum)译码算法,提出一种高速半并行准循环低密度奇偶校验(QC-LDPC)码译码器结构.设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗.基于该结构实现了一个适合中国数字电视地面传输标准(GB20600-2006)系统的LDPC码译码器,在SMIC0.18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz. 相似文献
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在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV. 相似文献