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可测试性设计技术在一款通用CPU芯片中的应用 总被引:3,自引:0,他引:3
可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。 相似文献
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为了编写更安全的C程序和提高已有C程序的安全性,对C库函数中易受缓冲区溢出攻击的脆弱函数进行了分析,分析它们可能产生缓冲区溢出时的特征及如何避免缓冲区溢出.实现了一种缓冲区溢出检测工具,能较准确地检测到C目的程序中的缓冲区溢出漏洞,分析结果具有实用价值. 相似文献
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为了提高计算机软件的安全性,对C程序中的格式化字符串脆弱性的原理、特征进行了分析,在分析的基础上提出了一种动态检测技术.利用此检测技术实现的一种格式化字符串脆弱性检测工具能较准确地检测到C目标程序中的格式化字符串脆弱性.分析结果对编写更安全的C程序具有参考价值,检测技术具有实用价值. 相似文献
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一种低功耗BIST测试产生器方案 总被引:7,自引:4,他引:3
低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低,给出了以ISCAS'85/89部分基准电路为对象的实验结果,电路的平均测试功耗降幅在54.4%-98.0%之间,证明了该方案的有效性。 相似文献
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