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在分析锁相环线性模型的基础上,分析了影响锁相环系统的各种因素,采用相应的优化方法设计了一款4.1GHz LC锁相环。详细介绍了该锁相环中各模块电路(包括Lc型压控振荡器,高速分频器,数字分频器,鉴频/鉴相器,电荷泵以及无源滤波器等)的设计,并且给出了仿真结果。其中高速分频器采用TSPC逻辑电路,速度快功耗低。该锁相环采用SMIC 0.18um CMOS工艺设计,当VCO工作在4.1GHz时,在频偏为600kHz的相位噪声为-110dBc。 相似文献
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设计了一款宽带CMOSLCVCO,在分析VCO相位噪声来源的基础上,对VCO进行了结构优化和噪声滤除,并采用了开关电容阵列以增加带宽。电路采用0.18μmCMOS射频工艺进行流片验证,芯片面积为0.4mm×1mm。测试结果显示:芯片的工作频率为3.34~4.17GHz,中心频率为4.02GHz时输出功率是-9.11dBm,相位噪声为-120dBc/Hz@1MHz,在1.8V工作电压下的功耗为10mW。 相似文献
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4.2GHz 1.8V CMOS LC压控振荡器 总被引:1,自引:0,他引:1
基于Hajimiri提出的VCO相位噪声模型,分析了差分LC VCO电路参数对于相位噪声的影响。根据前面的分析,详细介绍了LC VCO电路的设计方法:包括高Q值片上电感的设计、变容MOS管的设计以及尾电流的选取。采用SMIC 0.18μm 1P6 M、n阱、混合信号CMOS工艺设计了一款4.2GHz 1.8V LC VCO。测试结果表明:当输出频率为4.239GHz时,频偏1MHz处的相位噪声为-101dBc/Hz,频率调节范围为240MHz。 相似文献
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3.5GHz锁相环的设计 总被引:1,自引:2,他引:1
设计了一款整数型锁相环.从系统到具体电路对整个锁相环进行了详细的分析和仿真.电路采用SMIC 0.18μm CMOS射频工艺设计,面积为1.1mm×1.1mm,整个锁相环在1.8V电源电压下的功耗为36mW,仿真结果显示锁相环的相位噪声在-111dBc/Hz@1MHz,参考杂散为-76.4dBc. 相似文献
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设计了一款3.7 GHz宽带CMOS电感电容压控振荡器.采用了电容开关的技术以补偿工艺、温度和电源电压的变化,并对片上电感和射频开关进行优化设计以得到最大的Q值.电路采用和舰0.18 μm CMOS混合信号制造工艺,芯片面积为0.4 mm×1 mm.测试结果显示,芯片的工作频率为3.4~4 GHz,根据输出频谱得到的相位噪声为-100 dBc/Hz@1 MHz,在1.8 V工作电压下的功耗为10 mW.测试结果表明,该VCO有较大的工作频率范围和较低的相位噪声性能,可以用于锁相环和频率合成器. 相似文献