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随着系统芯片(SoC)上存储器比重的日趋增加和Memory BIST(memory built-inself-test)的广泛应用,对较低测试功耗的嵌入式Memory BIST的设计要求越来越高,因为测试功耗一般为系统正常工作时的两倍多,而过高的功耗会烧毁电路和降低芯片成品率.通过采用按时钟域划分存储器组和串并结合的方法来降低Memory BIST的测试功耗.实验仿真结果表明,用该方法所得的最大功耗只有传统方法的1/14,可见该方法能有效降低测试时的能量损耗. 相似文献
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在市政路桥工程项目施工过程中存在一些工程项目管理上的难点,因此我们必须对市政路桥工程项目施工过程中加强施工管理,下面本文就通过对当前建设发展建设过程中,市政路桥工程施工管理特点进行分析,针对其施工过程中存在的问题,进一步提出解决措施来加强市政路桥工程的施工管理和施工质量提高。 相似文献
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多路V/I输出的高性能CMOS带隙基准源 总被引:2,自引:0,他引:2
在传统CMOS带隙基准源的基础上,采用温度补偿和差分负反馈的方法,提出了一种多路V/I输出的高性能CMOS带隙基准源结构.基于0.5 μm CMOS工艺,进行了设计实现.HSPICE仿真结果表明,该带隙基准源具有较低的温度系数(7.9×10-6/℃,0~100 ℃),电源电压从1.9 V变化到5.5 V,输出仅变化1.8 mV,基准源输出为1.233 V,分压电路产生多路输出,基准电流4 μA,温度系数均小于12×10-6 /℃(-25 ℃~125 ℃). 相似文献
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在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的随机变化.针对跨时钟域的数据和控制信号,提出了需要满足的时序约束条件的计算方法,同时还分析了不同时钟频率对寄存器翻转时刻随机化程度的影响.以AES密码算法协处理器为例,实现了所提出的寄存器翻转时刻随机化技术,通过实验模拟的方法验证了理论分析的正确性.实验结果显示,在合理选择电路工作时钟频率的情况下,所提出的技术能够有效提高密码算法电路的抗DPA攻击性能. 相似文献