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<正> 运行维修人员闯入带电间隔,导致触电伤亡、设备损坏和停电,是时有发生的严重的电气误操作事故。GG—1A(F)型高压开关柜如何防止误入带电间隔呢?对于经常选用的典型、简易的一次线路方案开关柜,如01~08、54、55等,只需对开关柜的门实现闭锁。当靠墙安装时,开关柜的前门与母线侧 相似文献
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文章分析了CORDIC处理器的各种结构。给出了如何在电路结构级根据具体设计要求对面积、时间和吞吐量等性能进行折衷的设计方法,并用该方法设计实现了面向空间应用、符合IEEE-754单精度标准、采用粒度为2的流水结构的高性能CORDIC处理器。该设计方法对CORDIC处理器的电路结构级设计有重要的指导和借鉴意义。 相似文献
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提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的上升、下降沿等量延时,本单元可嵌入全数字控制的延时锁定环设计中,能够实现50%占空比420ps~920ps的双沿延时。 相似文献
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<正> GG—1A(F)型防误高压开关柜,是在GG—1A型高压开关柜上加装防止电气误操作的闭镇装置,可以防止带负荷拉闸、防止误入带电间隔、防止误拉合开关、防止带电挂接地线和防止带地线合闸(简称“五防”)。 相似文献
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一种新型FPGA器件延时计算方法 总被引:1,自引:1,他引:0
在深亚微米工艺条件下,被广泛使用的Elmore模型明显高估FPGA互连线延时;通过对RC电路冲激响应的研究,提出了采用前3阶矩确立主极点模型来计算FPGA连线延时的方法;该方法实现了计算精度和计算复杂性的折中,理论上证明该方法适用于任何结构RC电路,并且小于Elmore延时;实验表明,该方法对于远端节点估计的延时值和Spice仿真值相差不到1%;应用于商用FPGA,计算所得互连线延时的平均误差小于Elmore模型的三分之一。 相似文献
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介绍了一种宽带、高增益变化范围的用于GPS接收机的模拟CMOS自动增益控电路(AGC)的设计.整个AGC环路用0.35μm CMOS工艺实现,包括可变增益运算放大器(VGA)、固定增益运算放大器(FGA)、增益控制电路和直流失调抑制电路.经过仿真验证AGC的最大增益可达80dB,增益变化范围是56dB,环路锁定时间为70μs. 相似文献
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一种高精度自偏置共源共栅的CMOS带隙基准源 总被引:3,自引:0,他引:3
介绍了一种高精度的CMOS带隙参考电路(BGR),它采用自偏置共源共栅电流镜,不需要运放.通过在传统共源共栅结构中加入一简单的反馈晶体管和几个电阻,分别构成了电源抑制和曲率补偿电路.用Spectre工具和0.35μm CMOS模型进行了仿真,结果表明电源抑制和温度特性均得到明显改善.直流时的电源抑制比(PSRR)为93dB,-40~ 125℃温度范围内的温度系数为7ppm/℃. 相似文献
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利用FPGA进行VLSI设计功能验证 总被引:2,自引:0,他引:2
一、引言 随着集成电路(IC)集成度的迅速 提高,一方面,电路的复杂程度不断提 高,平均每10年增长6倍。这使得许多 原先必须用多块IC搭成PCB(印制电 路板)方式实现的功能可以在一块芯片 上完成,这既减小了电路的尺寸和功 耗,又使其可靠性有了十分显著的提 高;另一方面,与电路复杂度增加相适 应,电路设计的手段也有了很大变化, 设计层次越来越高,这使得设计人员将 更多精力放在系统级而非底层,从而大 大提高了电路开发的速度,缩短从制定 方案到产品面市的时间,为经营者赢得 抢占市场的宝贵时间。 以单片IC方式实… 相似文献
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