基于现场可编程门阵列的新型纠错码实现方案

低密度奇偶校验码(LDPC)是一种具有稀疏校验矩阵的线性分组纠错码,它具有逼近香农限的性能,其译码采用迭代译码算法.提出了利用现场可编程门阵列FPGA技术实现数字信号处理可以很好地解决并行性、可配置性和速度问题.给出了一种基于LDPC译码器的FPGA硬件实现方案,其算法的关键是变量节点和校验节点间的信息传递.     

隐马尔可夫模型在维吾尔语词性标注中的应用

本文提出了将三阶隐马尔可夫模型运用到维吾尔语词性标注中的方法。运用改进的Baum-Welch方法训练模型参数。并且采用改良的动态规划方法:viterbi算法,找出最优标注序列。     

Turbo码不同译码算法中的量化性能分析

针对Turbo码的不同译码方法，提出了不同情况下的中间变量的量化方式。在已完成接收比特、附加信息和输出似然值的量化情况下，着重讨论了不同译参政方式的中间变量的量化范围、量化级别和量化方法对译码性能的影响。仿真结果表明，对于改进的Turbo码的译码算法（LOG-MAP，MAX-LOG-MAP，SOVA），中间变量的量化可以不采用非均匀量化，而且中间变量量化的级别也可以大大减小，不仅降低译码复杂度，而且减少了硬件实现时所需要的存储空间。     

纠两个错的二进制BCH码新译码算法

对码长n=2^m-1纠两个错误的二进制BCH码，本文介绍了一种新的step-by-step译码算法。译码算法能直接确定接收的比特是否正确而不需要知道接收矢量的错误数目，也不需要知道相应的错误位置多项式。基于这种译码算法的译码器的优点在于占用硬件资源最少，实现简单快速。此外，这种译码方法特别适合于长码。     

曼彻斯特码编码与解码硬件实现

针对曼彻斯特码传统编码和解码过程中出现的相位模糊问题，通过对曼彻斯特码和信息帧的特点进行分析，给出了一种曼彻斯特码编码与解码的硬件实现新思路，解决了相位模糊的问题，并在工程实践中得到了应用与验证。     

关于二元线性分组码的快速译码

Ｐｌｅｓｓ提出了由于ＧＦ（４）上的（６，３，４）线性分组码构造二元（２４，１２，８）Ｇｏｌａｙ码的投影方法，并据此给出了二元Ｇｏｌａｙ码的快速译码算法，Ｖａｒｄｙ和Ｂｅ＇ｅｒｙ又利用四元（６，３，４）码的码字与二元（２４，１２，８）Ｇｏｌａｙ码的码字间的投影关系提出了到目前为止最有效的Ｇｏｌａｙ码的最大似然软判决译码算法。     

广义自适应八相移相键控调解系统的计算机模拟

本文是在文献[2]的基础上在解调与译码间加入了一个广义自适应环节,通过动态调整依据信号星座图计算的分支量度及译码回溯的幸存路径来实现联合设计中译码的广义自适应,以进一步提高系统的总体性能.文章在给出系统模型后,给出了计算机模拟的结果.     

数字HDTV地面广播传输方法 第七讲 格状编码调制的维特比译码算法

格状编码调制（ＴＣＭ）可以在相同的频带利用率下，使信号得到２．５５～７．３７ｄＢ的编码增益，在数字通信中得到了广泛的应用。ＴＣＭ的维特比（Ｖｉｔｅｒｂｉ）译码算法是一种最大似然译码方法，它可以充分体现ＴＣＭ的优点。本文讨论了维特比译码算法的原理，并以４状态卷积码和ＨＤＴＶ地面广播中使用的ＴＣＭ－３２ＱＡＭ为例，介绍了硬判决维特比译码和软判决维特比译码算法的译码过程。     

Low complexity radix-4 butterfly design for the soft-decision Viterbi decoder

This study presents a new radix-4 butterfly design for Viterbi decoders. The branch symmetry of the proposed radix-4 butterfly is exploited to design a low-complexity radix-4 butterfly module to simplify the implementation of the soft-decision Viterbi decoder. By exploiting the branch symmetry, only a half of branch metrics need to be computed, while other metrics can be derived from the computed branches. Therefore, the branch metric computation of the radix-4 butterfly can be reduced by a factor of 2. Considering the convolutional code in the DAB system as an example, experimental results indicate that the proposed radix-4 butterfly design can reduce the number of FPGA slices of the radix-4 butterfly module by 24% over the conventional design.     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.