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全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。 相似文献
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贾永博 《单片机与嵌入式系统应用》2015,(7)
以 TMS320F28335为核心处理器,对单相光伏逆变器的 A/D 采样、锁相环、滤波器设计3项关键技术进行探讨。文中给出了 A/D 采样硬件电路、快速傅里叶算法、锁相环硬件电路和软件编程思路,以及 LCL 滤波器基本约束条件以及电感磁环对滤波的影响。通过对300 W 单相逆变器参数的设计完成了实验样机,并实现并网。 相似文献
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为了克服超指数迭代盲均衡算法稳态误差大、不能纠正相位旋转的问题,在分析正交小波变换理论和超指数迭代盲均衡算法的基础上,利用正交小波变换对SEI算法的权向量迭代公式进行修正,同时引入一阶锁相环(PLL)技术,并将其以软切换的方式与判决引导算法相结合,得到一种基于正交小波变换的超指数迭代联合盲均衡算法.该算法利用正交小波变换良好的去相关性,来加快收敛速度,利用PLL技术来快速纠正相位旋转,并用其来初始化判决引导算法,有效地减小了稳态误差.水声信道的仿真结果验证了算法的有效性. 相似文献
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本文论述了基于锁相环(PLL)技术的2.5Gbps数字时钟恢复(cDR)电路的实现,采用LC谐振结构实现了优异的抖动性能指标。测试结果表明,本电路可以用作光通信系统STM-16光口侧下行数据的中继和再生。 相似文献
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本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频率范围为10MHz-140MHz,周对周抖动为45ps@50MHz,功耗为4.8mW,芯片面积为1.2μm×1.7μm. 相似文献
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