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工业技术 | 350篇 |
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1997年 | 6篇 |
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1995年 | 5篇 |
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1993年 | 3篇 |
1992年 | 3篇 |
1991年 | 2篇 |
1990年 | 2篇 |
1989年 | 1篇 |
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311.
基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。 相似文献
312.
本文描述工作范围宽(1Hz ̄1MHz)、快速锁定且不需任何调整的锁相环路(PLL)。该PLL电路输出电压正比于输入信号频率的对数,利用这个特性可构成对数频率计等仪器。 相似文献
313.
314.
315.
基于等效鉴相频率的新型相位噪声测量系统 总被引:1,自引:0,他引:1
提出了一种基于等效鉴相频率的新型相位噪声测量系统。利用频率信号间相位差周期性变化的规律,无需频率归一化便可完成相互间的线性相位比对。通过参差鉴相器获取相位差信息,经低通滤波及相关信号处理后得到参考源的压控信号,进而实现相位锁定并在锁定后提取被测信号的相位噪声信息送入频谱分析仪,从而实现了相位噪声的高精度测量。该系统可以用一个参考源完成任意频率信号的相位噪声测量,而且参考源的相位噪声低、频率稳定度高、压控范围宽。实验结果和分析表明了该系统设计的合理性和先进性,与传统相噪测量系统相比,具有测量精度高、电路结构简单和成本低的优点,具有广泛的应用和推广价值。 相似文献
316.
317.
为实现脉冲取样锁相环,描述了工作原理,分析了相位噪声模型,提出了设计中的问题,并给出了设计实例.设计中采用高频集成取样鉴相器以及具有优异噪声性能、高频谱纯度和高稳定度的介质振荡器(DRO),通过高级设计系统(ADS)仿真,实现了较高的相位噪声指标,相位噪声测试结果与理论值非常接近.与数字锁相环相比,脉冲取样锁相环具有优... 相似文献
318.
利用TSMC的O.18μm CMOS工艺,设计实现了单片集成的5 Gb/s锁相环型时钟恢复电路。该电路采用由半速率鉴相器、四相位环形电流控制振荡器、电荷泵以及环路滤波器组成的半速率锁相环结构。测试表明:在输入速率为5 Gb/s、长度为211-1伪随机序列的情况下,恢复出时钟的均方根抖动为4.7 ps。在偏离中心频率6MHz频率处的单边带相位噪声为-112.3 dBe/Hz。芯片面积仅为0.6mm×O.6 mm,采用1.8 V电源供电,功耗低于90 mW。 相似文献
319.
320.
高动态给扩频信号带来较高的多普勒频移,使伪随机码产生较大的动态时延,很容易造成载波跟踪环和码跟踪环的失锁。为了提高跟踪环路的动态应力,防止跟踪环路失锁,在分析了捕获与跟踪原理的基础上,提出了一种捕获与跟踪的设计方案。该方案捕获采用基于FFT的并行快速捕获算法,载波环采用2阶锁频环FLL(frequency locked loop)辅助3阶锁相环PLL(phase locked loop),码环采用2阶延迟锁定环DLL(delay lockedloop)。MATLAB仿真结果表明,在高达65 g的视距动态应力条件下该设计也能够表现出其精确、稳定的性能。 相似文献