彩电检修中波形检查的主要技巧(三)

(3)经同步控制后的行振荡脉冲,由(27)脚输出送至行激励电路。图6(a)、(b)分别是A3机芯小信号处理集成电路LA7680(26)脚(鉴相器比较信号输入端子)在有信号和无信号时的波形,图6(c)为LA7680(33)脚(同步分离电路信号输入端子)用行频档测得的波形。     

高密度可编程逻辑器件在高速锁相环中的应用

引言 本文介绍一种鉴相器(PD)的结构,它与压控振荡器(VCO)一起便构成频率合成器。除VCO及阻容件(时间常数)外的所有逻辑全部在ispLSI2032器件内实现。这些逻辑包括鉴相器及两个4bit可预置减计数器。 之所以指定用ispLSI2032器件,是因为它的性能好、尺寸小,ispLSI2032器件是当今已经上市的最高速度的高密度可编程逻辑器件,其集成密度为1000PLD门,系统速度可达150MHz。用它能更为方便快速地实现各种非标准化的特殊逻辑设计,而且在设计完成后随时随地可以进行修改和升级。 锁相环(PLL)电路在许多应用场合中被广泛采用,从通信到音频和视频设备。该电路用来确保某一时钟及其相位的稳定而且与某一参考信号相同步。     

数字鉴相稳频的8mm固态源

在对毫米波数字锁相环路进行分析的基础上给出了三阶环的工作参数，并设计了一个８ｍｍＧｕｎｎ振荡器数字锁相环路．实验结果表明，该环路锁定容易，而且频谱较纯．     

L波段数字锁相环频率合成器的研究

本文介绍了一种Ｌ波段锁相环频率合成器，频率范围１．１－１．６ＧＨＺ，频率步进为１ＭＨＺ，相位噪声为ε（１０ｋＨｚ）〈－９０ｄＢｃ／Ｈｚ杂散抑制优于５５ｄＢ，输出功率≥０ｄＢｍ。     

一种新型的高性能鉴频鉴相器

文章在常用的几种数字PFD的性能缺陷分析基础上，通过对原有鉴频鉴相器的电路结构进行重新设计，提出了一种新型的无“过充”的预充式边沿触发的鉴频鉴相器，该电路可以实现鉴相性能无“死区”，具有优良的鉴频鉴相线性度和较高的鉴频鉴相灵敏度，电路结构相对简单。电路设计基于1^#SILICON 2．5V 0．25μmCMOS工艺。用Hspice对电路进行仿真，结果显示电路可以工作在1GHz以上频率的应用环境下。相比已有的几种常用鉴频鉴相器，该电路综合性能优越。     

一种基于SCL结构的高精度差分型PFD的设计

介绍一种基于场效应管源级耦合逻辑(SCL)结构的高精度差分型鉴频鉴相器(PFD)的设计,包括构成PFD的SCL结构基本单元--SCL结构D触发器、与非门、倒相器和缓冲单元.仿真实验结果表明,该PFD不仅能够减小死区范围,提高鉴相精度到50 ps,而且具有速度快、功耗低(仅47 mW)的特点,在低抖动锁相环路设计中有着广泛的应用.     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

基于无线收发信机的高频锁相环电路设计

在无线收发信机电路中,除了发射机和接收机外,还有一个非常重要的部分就是本地振荡电路.为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声,通常本振采用锁相环技术来实现,特别在无线通信领域.本文阐述了锁相环的基本结构和工作原理.     

S 波段微波相鉴相器系统误差校准

在工程实践中，为了消除 s波段微波鉴相器的系统误差，提高测量精度，研究其系统误差校准方法非常必要。首先分析了该鉴相器的的系统误差来源，推导出了其系统误差校准公式。然后提出了系统误差校准实验方法，采用非线性最小二乘法拟合方法拟合实验数据从而求出系统误差系数。最后通过实验证明该方法是可行的。该方法已经在工程实践中使用，很有意义。     

动态测角系统中锁相环路的分析与应用

本文介绍了锁相环路的组成及应用，并通过对各部件的分析，论述了锁相技术在转台动态测角系统中的重要作用。