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工业技术 | 348篇 |
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1990年 | 2篇 |
1989年 | 1篇 |
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181.
基于新式宽频鉴相器瞬时测频电路的设计 总被引:1,自引:0,他引:1
通过A/D采样芯片将采集数据送入现场可编程门阵列(FPGA)进行数字移相,完成了基于3路输出宽频鉴相器的瞬时测频电路小型化的设计,满足了瞬时测频接收机对小型化的要求。 相似文献
182.
本文对TSW2500型500kW短波发射机鍪相器的工作原理进行了分析,介绍了鉴相器在安装调试中遇到的问题和解决办法,并对几个典型故障进行了分析。 相似文献
183.
锁相环是一种反馈控制系统,将输入信号与输出信号(也就是反馈信号)的相位差检测出来的鉴相器分为模拟鉴相器与数字鉴相器。本文主要从模拟鉴相器工作原理,工作波形进行分析。 相似文献
184.
本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求. 相似文献
185.
186.
187.
对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。 相似文献
188.
采用SMIC 0.18μm CMOS工艺设计了一个具有时钟提取及倍频功能的5Gb/s全速率2:1复接电路。整个电路由两部分构成,即:全速率2:1复接器和时钟提取及倍频环路。其中,后者从一路2.5Gb/S输入数据中提取出时钟信号,并为前者提供所需的2.5GHz及5GHz的时钟。Pottbgcker鉴频鉴相器被运用以提高环路的捕获带宽。设计广泛采用了具有速度高和抗干扰能力强等诸多优点的电流模逻辑。仿真结果表明,本电路无需任何参考时钟,无需外接元件及手动相位调整或辅助捕获,就能可靠地工作在2.4~2.9Gb/s的输入数据速率上。芯片面积为812μm×675μm。电源电压1.8V时,功耗为162mW。 相似文献
189.
190.