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设计一个由四级容性源极耦合差分电流放大器和反相器组成的压控振荡器电路,通过控制电流源的方式达到压控振荡的效果。 相似文献
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采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78~6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。 相似文献
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0.6μm CMOS静态分频器电路设计 总被引:6,自引:0,他引:6
分频器目前已经广泛用于光纤通信系统和无线通信系统.本文提出了一个利用0.6μmCMOS工艺实现的1:2静态分频器设计方法。在设计高速分频电路时,由于源极耦合逻辑电路比传统的CMOS静态逻辑电路具有更高的速度,所以我们采用了源极耦合逻辑电路来实现D触发器的设计,并用SmartSpice进行了仿真。测试结果表明.当电源电压为5.0V.输入信号峰峰值为1.6V时。电路可以工作在580MHz、功耗为12mW。本文提出的电路适用于SDH STM-1/4的光纤通信系统。 相似文献
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NIOSⅡ嵌入式处理器以其设计灵活在嵌入式领域中得到广泛应用.着重介绍嵌入式系统中的液晶显示屏模块.比较NIOSⅡ与ARM嵌入式处理器的特点,以SED1520为例,阐述一种基于NIOSⅡ的液晶显示屏的软硬件控制方法,给出硬件原理图与部分软件代码.该方案能够有效地实现LCD的显示.对于嵌入式系统其他模块的开发具有借鉴意义. 相似文献
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