A multi-step standard-cell placement algorithm of optimizing timing and congestion behavior

The timing behavior and congestion behavior are two important goals in the performance-driven standard-cell placement. In this paper, we analyze the relationship between the timing and congestion behavior. We bring up a multi-step placement algorithm to reach the two goals. First, the timing-driven placement algorithm is used to find the global optimal solution. In the second step, the algorithm tries to decrease the maximum congestion while not deteriorating the timing behavior. We have implemented our algorithm and tested it with real circuits. The results show that the maximum delay can decrease by 30% in our timing-driven placement and in the second step the maximum congestion will decrease by 10% while the timing behavior is unchanged.     

性能驱动总体布线的关键技术及研究进展

在计算机软件领域,超大规模集成电路技术的迅猛发展迫切需要高性能CAD工具——电子设计自动化(EDA)软件工具的支持.与物理设计相关的CAD技术称为布图设计,总体布线是布图设计中一个极为重要的环节.目前,在深亚微米、超深亚微米工艺下的超大规模、甚大规模集成电路设计中,性能驱动总体布线算法已成为布图设计中的一个国际研究热点.针对这一热点,分析了性能驱动总体布线算法研究中亟待解决的关键技术,并详细阐述了国内外的重要相关研究工作进展情况.     

针对同步时序电路VHDL设计的有效模型判别器VERIS

介绍了一个针对同步时序电路VHDL设计的性质验证的解决方案-一个有效的符号模型判别器VERIS,该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性,可显著地减少有限状态机（FSM）的状态空间;大大地提高可达性分析和性质验证的速度;同时,实现了反例生成机制,实验结果表明,与Deharbe的模型判别器相比,用这个模型判别器验证一些基准电路更加适用于同步时序电路。     

考虑通孔电阻和耦合电容的时延驱动的层分配算法

针对集成电路设计的多层布线问题,提出了以直接优化互连时延为目标、同时考虑通孔电阻与耦合电容的层分配算法.通过基于路径的时延分析寻找电路的关键路径,以通孔的时延模型和概率耦合电容模型作为层分配模型计算资源分配的代价,利用基于启发式的贪婪算法进行层分配.实验结果表明:该算法比只控制通孔和耦合电容数量的层分配策略具有更大的优势.     

基于序列对表示的对齐约束模块布局算法

在片上系统(SOC)的设计中,常常需要把某些单元摆放在某一预定坐标线附近相对较小的区域内.这一约束的来源是,在总线结构中,通过总线传递的数据,应当同步地出现在总线上,不能有较大的时延.对带有预定坐标线对齐(PCA)约束的模块布局问题进行研究,导出了约束模块之间的一系列关系,由此得到满足约束布局的必要条件.并且设计了多项式时间复杂度的算法,能够确保得到可行的模块布局.使用ami33和ami49对该算法进行了测试.实验结果证明,算法是有效的.     

模拟集成电路二维Stack生成及模块合并算法

在模拟集成电路设计中,关于X轴和y轴同时对称的Stack,以及模块之间的合并,对于增加器件之间的匹配和控制寄生是至关重要的.描述了模拟集成电路二轴对称Stack生成算法和模块合并算法.通过对于对称欧拉图和对称欧拉路径的研究,得出了多项理论结果.在此基础上,提出了时间复杂度为O(n)的伪器件插入算法、对称欧拉路径构造算法和二轴对称Stack生成算法.生成的Stack,不但关于X轴和y轴对称,而且具有公共质心(commoncentroid)的结构.还描述了模块合并算法,给出了计算最大合并距离的公式.该算法本质上是独立于任何拓扑表示的.实验结果验证了算法的有效性.     

VLSI布图中基于XML中间数据源的数据表示

集成电路设计工艺进入超深亚微米后,互连线效应影响增大,使得布图过程复杂性增加。这对能够支持多层次、多迭代、结构化设计过程的EDA设计系统数据的模型与管理产生了迫切需求。文章设计了基于XML可扩展的中间数据源表示方法及其支撑构架,并实现了版本控制和增量数据的表示与集成,大大降低了异构数据源互访的复杂度。     

带有引线端预处理的区域布线算法

提出一种带有引线端优化处理的多层区域布线算法,能处理端点障碍在区域内任意分布的大量布线问题,首先将多端线网划分为二端子线网,并在此基础上根据二端子线网之间的相对位置关系进行分类;然后对每个类型的二端子线网,采用双向迷宫和朝向目标的深度优先搜索策略依次布线;最后通过拆线-重布策略来解决布线冲突．在进行布线搜索之前,对引线端映射到网格点上这一过程引入了一种有效的优化预处理机制,采用二分图中多目标约束寻找最佳匹配的思想和策略来解决引线端优化映射问题．测试并比较了有／无这种优化处理的2种情况,实验结果表明,该算法有效地改善了网格映射的精度和准确性,可缩短线长和提高布通率．     

SOC布图设计中的互连优化算法

使用Elmore时延模型,对二端连线的缓冲器插入方法进行了详细的讨论.给出了最小时延下,缓冲器的最佳数量和位置;同时给出了在一定时延约束条件下的缓冲器的最小数量及位置;并在典型的0 .18μm工艺参数条件下进行了测试.测试结果显示,缓冲器插入方法可以显著地减小线上的时延,而且缓冲器的数目将随着时延约束的放宽而迅速下降.当时延约束仅比最优时延多5 %时,插入的缓冲器数目就降到了最佳缓冲器数的70 %左右,这一结果对缓冲器插入算法具有普遍的指导意义.     

一个基于层次式PB角钩链结构的区域布线器

提出一个新的基于层次式PB角钩链结构的多层无网格布线器.该布线器基于PB层次式角勾链数据结构和网块扩展算法,使用朝向目标的加速策略提高算法的运行速度,并使用改进的二叉区间树管理算法的中间数据.还提出了基于拥挤度的无网格拆线重布算法.通过显式记录每个线网段周边的拥挤状况,并将其结合到网块扩展的费用当中,使拆除线网的选择和待布线网的路径搜索统一起来.实验结果表明,该布线器能有效地提高布通率,且算法运行速度较快.