改进的高速可伸缩双域模乘器设计及实现

基于多精度双域Montgomery模乘算法实现了一个可伸缩双域模乘器.模乘器处理单元采用新颖的三时钟结构代替传统的双时钟结构缩短关键路径延时,提高了时钟频率.使用SMIC0.18μm COMS标准单元工艺库综合后,模乘器的时钟频率最大能达到240MHz,计算256bit有限域GF(p)上的模乘只需要0.23μs.     

一种基于断言的高效验证实现方法

提出了设计错误类型和断言分类相结合的方法,依据常见的RTL设计错误指导断言的分类选取,从而提高断言插入的针对性和目的性.同时,提出了断言层次化设计方法,将复杂的断言设计拆分成为多个层次化的步骤,以降低断言设计难度,减少断言代码自身错误.通过验证实例,证明了所提方法能够实现断言的高效嵌入,进而明显提升功能验证的效率.     

基于3D碎裂度布局策略的可重构硬件任务调度算法

现有硬件任务调度算法任务描述不完善且忽视时间维上紧凑性。该文考虑任务下载时间、完善任务属性,以器件2维资源与时间建立3维资源模型,将任务布局问题抽象成特殊的3维空间放置问题,在此模型上分析出现有算法不能克服任务不可预知性和资源占用多变性,导致调度成功率和资源利用率低。针对此问题,该文提出了一种3维可重构任务调度算法3D_RTSA。设计并实现了基于任务紧迫度的调度策略和基于3D碎裂度的布局策略。与其他4种算法实验对比结果表明,在重负载、小任务C30情况下,3D_RTSA调度成功率比GC, Look-aheadest, SPSA, DTI算法分别高3%, 21%, 28%, 35%左右;在轻负载、大任务C50情况下,资源利用率比Look-aheadest, SPSA算法分别高5%, 18%左右,且该文算法时间复杂度并未增加。     

基于脉动阵列的FIR滤波器设计

为了提高FIR滤波器的运算速度,把脉动阵列的处理器结构和FIR滤波器相结合,设计了高效的FIR滤波器。该结构具有模块化、规则性和高度流水的特点。在FPGA上验证,实验结果表明,该设计达到了较高的运算速度,可以满足数字信号处理中高效、实时的要求。而且该结构易于扩展,可实现任意阶的FIR滤波器。     

一种极低速率变速率语音编码算法--VLVRLP

本文提出了一种基于MELP编码器的速率可变的极低速率语音编码算法.该算法采用超级帧结构和参数联合矢量量化技术降低语音信号帧间的冗余度,利用超级帧中各帧线性预测滤波器的相似性,使用变速率语音编码技术降低平均比特率.文中定义了一个新的LSF距离测度,用来度量两组不同的LSF参数所表征的滤波器间的差别,并由距离测度决定每超级帧的速率.对算法解码语音质量的客观测试表明本文提出的语音编码算法可以在所使用的560bps和800bps两种速率下保持可接受的语音质量.     

一种基于动态环形振荡器物理不可克隆函数统计模型的频率排序算法

针对现有环形振荡器物理不可克隆函数(ROPUF)设计存在的可靠性和唯一性不高,导致在应用时安全性较差的问题,该文提出面向ROPUF的统计模型,定量分析了可靠性和唯一性的影响因素,发现增大延迟差能够提高可靠性,减小环形振荡器(RO)单元间的工艺差异可以提高唯一性。根据该模型结论,设计了基于mesh拓扑结构的动态RO单元,结合RO阵列频率分布特性,设计了一种新的频率排序算法,以增大延迟差和减小RO单元的工艺差异,从而提高ROPUF的可靠性和唯一性。结果表明,与其他改进设计的ROPUF相比,所提设计的可靠性和唯一性具有显著优势,可达到99.642%和49.1%,且受温度变化的影响最小。安全性分析证明,该文的设计具有很强的抗建模攻击能力。     

利用小波变换加权自相关的基音检测法

自相关函数法、平均幅度差函数法及小波变换法是经典的基音检测方法，本文简要分析了单独使用它们进行基音检测时存在的不足，提出了一种基于小波变换的加权自相关的检测方法。将多级小波变换的近似分量加权求和以突出基音信息，采用改进的平均幅度差函数加权自相关函数的方法以突出真实基音周期处的峰值，提高基音检测的正确率。实验表明，与传统的自相关函数法和平均幅度差函数法相比，本文方法减少了倍频和半频错误，提高了基音检测的精度，在信噪比为-5dB时仍能得到较准确的结果。     

AES密码芯片的相关性功耗分析仿真

介绍了CMOS逻辑电路功耗泄露原理,建立了AES密码芯片运算时的功耗泄露模型,设计了相关性功耗分析(CPA)仿真方法.该方法根据部分猜测密钥的模拟功耗与整个正确密钥功耗之间的相关系数大小来确定猜测密钥的正确性,由此逐步推测整个密钥.仿真结果表明了未加防御措施的AES硬件面临CPA攻击时的脆弱性.     

并行可配置ECC专用指令协处理器

采用软硬件结合的方法,给出一种基于VLIW的并行可配置椭圆曲线密码体制（ECC）专用指令协处理器架构。该协处理器采用点加、倍点并行调度算法,功能单元微结构采用可重构的思想,具有高度灵活性与较高运算速度,能支持域宽可伸缩的GF（p）与G只2″）有限域上的可变参数Weierstrass曲线,签名认证算法可升级。实验结果表明,GF（p）域上192bit的ECC点乘运算只需0．32ms,比其他同类芯片运算速度提高了116％～350％。