一种高性能DSP中断系统的研究与设计

提出了一种高性能数字信号处理器中断系统结构,通过中断优先级的灵活可变以及系统仲裁周期的可选择性,提高中断系统的执行效率.由于中断向量表的中断服务例程的可跨越性和中断优先级分组两个特点,提高了中断优先级排列的灵活实用性.通过引入外设控制处理器来作为中断服务的提供商,增加了中断处理的途径.理论分析与仿真结果表明达到了系统中断功能的要求.     

新型高速低功耗动态比较器

基于预放大锁存理论,提出了一种新型高速低功耗动态比较器.该比较器采用预放大级、动态锁存器及输出缓冲级构成的三级结构,与传统比较器不同,该比较器采用了一种新型动态结构作为输出缓冲级以实现高速低功耗.在CSMC 0.5 μm/5 V Si CMOS工艺模型下,采用Hspice对电路进行模拟.结果表明在100 MHz的时钟下,精度可达0.2 mV,功耗仅为1.12 mw.     

流水线A/D转换器最新研究进展

基于运算跨导放大器(OTA)和开关电容的流水线A/D转换器(ADC)需要使用高增益大带宽OTA来保证其速度和精度.在纳米级CMOS工艺条件下,高性能OTA的设计和实现更加困难,功耗更大,成为基于OTA的流水线A/D转换器提高速度和精度的瓶颈.介绍了流水线ADC的基本原理,阐述了基于OTA和开关电容的流水线ADC的实现技术、性能瓶颈及其在纳米级CMOS工艺条件下实现的主要限制,综述了国际上针对基于OTA和开关电容的流水线ADC的各种限制所提出的几种最新设计技术及其研究进展.     

Testing House管理浅析

Testing house只要加强管理,在企业的发展过程中,将起到相当重要的作用。     

JS32044码声转换电路测试技术研究

本文叙述了JS32044码声转换电路的主要功能，并对其基本电路的测试方法进行了简要介绍。     

一种双采样10位50 MS/s采样保持电路的设计

介绍了一种可以进行双采样的10 位50 MS/s采样保持电路.该电路采用SMIC 0.25 μm标准数字CMOS工艺进行设计.基于BSIM3V3 Spice模型,采用Hspice对整个电路进行了仿真.结果表明,电路在工作于50 MS/s、输入信号频率为25 MHz时,输出信号的SNDR为62.1 dB,整个电路的功耗仅为8.41 mW.     

一种高增益带宽CMOS全差分运算放大器的设计

介绍了一种采用折叠式共源共栅结构的高增益带宽全差分运算放大器的设计和实现,详细讨论了折叠式共源共栅放大器的电路结构、共源共栅偏置电路,以及开关电容共模反馈电路(SCCMFB).电路的设计基于CSMC 0.5μm DPTM 5V混合信号工艺.仿真结果表明,该电路在5V电源电压下具有64 dB直流开环增益、155 MHz单位增益带宽.通过在一款ADC电路中流片验证,该放大器达到设计指标要求.     

SOI CMOS FPGA电路设计技术研究

介绍了基于SOI CMOS工艺平台的FPGA电路的设计；结合FPGA电路自身的特点，对电路从标准体硅CMOS工艺迁移到SOI CMOS工艺过程中，在逻辑、版图以及可靠性等方面所作的分析和实践进行了总结。     

一种用于10位50 MS/s流水线ADC的MDAC

利用运放共享技术,设计了一种用于10位50 MS/s流水线ADC的增益D/A转换器(MDAC).采用SMIC 0.25 μm 1P5M标准数字CMOS工艺,整个MDAC模块的版图面积为0.064 mm2.仿真结果表明,在50 MHz采样率下、输入信号为2 MHz(1.5 V振幅)正弦波时,整个电路模块的功耗为7.12 mW.     

卡拉OK数字延迟技术

本文首先对卡拉OK的有关知识给予介绍。在此前提下重点介绍数字延迟技术及有关器件的基本工作原理。