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本文提出了一种适用于数字信号处理的FPGA结构,该结构能容易的嵌入DSP模块使得在应用于数字信号处理时FPGA的性能得以改善。除了整体结构,本文提出了一种改进的2级多路选择器。 通过在传统2级多路选择器添加SLEEP MODE路径,降低了其静态功耗。此外,本文在长线中途驱动处添加了缓冲器, 使得长线的延迟降低了9.8%,而面积只增加了4.7%。该结构已经成功流片,采用的是标准的0.13um工艺,裸片面积为6.3 × 4.5mm2,采用QFP208封装。与传统FPGA相比,常用DSP模块测试例子的性能提高了28.6% ~ 302% 相似文献
