FPGA通用开关盒层次化建模与优化

国际上权威的通用布局布线工具（Versatile Place and Route tool,VPR）所支持的开关盒（Switch Box,SB）结构限定在Disjoint,Wilton和Universal3种类型,并且通道内同种类型的互连线必须相邻排列。针对这两个约束,该文提出了FPGA（Field Programmable Gate Array）层次化通用开关盒模型,可涵盖FPGA中的任意开关盒结构,并基于这种模型,提出了具有更高布通率的新型开关盒结构JSB（Joint Switch Box,JSB）,与Disjoint,Wilton和Universal结构相比,布通率分别提高了10.1%,3.3%和4.6%;还通过优化分布FPGA中互连线,大幅度减小了电路延时,在相同工艺参数和相同开关盒的条件下,比VPR的布线时延关键路径平均缩短了10.4%。     

一种适于数据通路应用的高性能可编程逻辑单元

本文提出了一种适于数据通路应用的快速可编程逻辑单元 .该单元采用功能增强的MUX结构 ,在配置为异或 同或 多路选择器 (XOR XNOR MUX)结构时 ,只用一个单元的开销就可实现一位全加器、基本乘法单元等适于数据通路应用的功能 .该单元还能实现全部 3输入逻辑和部分 4～ 7输入逻辑 ,也是一种满足通用逻辑应用的结构 .这种单元的组合逻辑部分只采用了 3个 2选 1多路选择器 (2 :1MUX)和两个功能增强的输入可反相编程的多路选择器(2 :1EMUX) ,有效地节省面积和提高了速度 .HSPICE模拟分析表明 ,在 5V、0 6 μm工艺条件下 ,该单元的最大时延小于0 6ns,进位时延小于 0 1ns.其性能、速度和面积优势非常明显     

用于VLSI线网的多重优化的最小割划分算法

本文提出了一个有效的多块划分的最小割算法，新算法在基于文献[2,4,5,6]的线网割（net cut model)模型和改进和增益费用函数的基础上，采用多重优化算法（引入宏移动方法同时交换多个单元）以减小面积约束变化对算法的影响，新算法在不同的面积约束下都能得到的较好的结果且能用于不同的目标函数。算法用于划分的优化阶段其时间复杂性为O（Nk^2log(k)),k为所要划分的块数，N为给定电路的线网数。实验结果显示新算法较多块划分的F－M算法有较大的提高，提高量介于20％－40％之间。     

一种堆叠式3D IC的最小边界热分析方法

目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理堆叠式3D IC的边界条件,简化了三维芯片封装的热模型;同时,本文提出在堆叠式3D IC的稳态热量分析中通过将连接点分类、采用预处理矩阵的方法加速整个全局热传导矩阵的求解过程,从而简化热分析流程.实验结果表明:将有限元方法作为基本的热分析方法,用最小边界法处理堆叠式3D IC,可以准确分析芯片的热分布;同时通过高效的预处理矩阵可以减少共轭梯度法求解中90%的迭代次数.     

基于设计规范匹配的数模混合电路自动验证与优化工具

提出了基于设计规范匹配的数模混合电路自动验证与自动优化工具.将数模混合电路的设计规范创建成可仿真的行为模型,并与实际电路设计进行功能和性能的自动匹配.当电路的性能与设计规范不匹配时,进行电路管子尺寸自动优化,以保证电路设计完全符合设计规范.基于波形比较的功能匹配算法和基于差异进化的电路管子尺寸优化算法,解决头了设计规范,行为模型和电路设计之间的功能和性能匹配验证.同时,电路自动优化大大节省了设计时间,并得到比人工优化更小的功耗和面积.     

FDP FPGA芯片的设计实现

研究了新型的FDP FPGA电路结构及其设计实现.新颖的基于3输入查找表的可编程单元结构,与传统的基于4输入查找表相比,可以提高约11%的逻辑利用率;独特的层次化的分段可编程互联结构以及高效的开关盒设计,使得不同的互联资源可以快速直接相连,大大提高了可编程布线资源效率.FDP芯片包括1600个可编程逻辑单元、160个可用IO、内嵌16k双开块RAM,采用SMIC 0.18μm CMOS工艺全定制方法设计并流片,其裸芯片面积为6.104mm×6.620mm.最终芯片软硬件测试结果表明:芯片各种可编程资源可以高效地配合其软件正确实现用户电路功能.     

一种带时延约束的FPGA布局算法

基于ＳＲＡＭ编程结构的ＦＰＧＡ由于编程ＭＯＳ管的导通电阻与ＡＳＩＣ相比连线时延较大,为使电路能正常工作,很多情况下设计者必须对电路中某些路径的延迟作出限制,例如,地某些关键路径,要求时延小于某个值,或对一组路径,要求其中任意２条路径的进在东大于某个值,提出的一种能考虑这些时间约束条件的ＦＰＧＡ模拟退火布局算法－－ＰＴＣＰ,用约束条件指导模拟退火的方向,为了提高实现约束条件的成功率和获得更优化的结果     

性能驱动的LUT结构FPGA的工艺映射

提出一个基于性能的针对ＬＵＴ结构ＦＰＧＡ的工艺射算法,该算法的映射的过程中充分利用了网络中节点的属性,通过计算节点的参数,采用线性规划方法给出网络的目标函数和约束条件,把一个电路网络的问题转纯数学的规划问题求解,映射问题转化为节点属性的分配问题,来得到最后的映射结果,与其它算法相比,该算法对面积和时延综合的映射结果较优。     

FELLOW CMOS双层金属工艺的门阵列版图设计系统

本文详述了CMOS双层金属工艺的门阵列版图设计系统 FELLOW及其系统结构与主要算法.该系统覆盖了门阵列设计中从逻辑网表描述(Netlist)到物理版图(Layout)生成的所有设计阶段.在系统的结构设计上,采用了统一的数据管理和用户界面管理,而使系统模块化、集成化.整个系统与库单元都独立于工艺设计规则,即系统与已建立的单元库可以适用于不同的设计规则.三个芯片设计的实例比较,结果显示其芯片面积比单层布线工艺要减小20％以上.     

基于性能的FPGA再设计过程中的工艺映射

提出了一个基于性能的ＬＵＴ结构的ＦＰＧＡ再设计过程中的工艺映射算法。采用该算法不改变网络的拓扑结构，而是用特征函数以及对原布尔网络进行相应的约束实现电路的再设计，从而避免了在再设计过程中重新考虑电路的时延和布局布线结果。用于较大规模的电路有很好的实验结果。