FDP FPGA芯片的设计实现

研究了新型的FDP FPGA电路结构及其设计实现.新颖的基于3输入查找表的可编程单元结构,与传统的基于4输入查找表相比,可以提高约11%的逻辑利用率;独特的层次化的分段可编程互联结构以及高效的开关盒设计,使得不同的互联资源可以快速直接相连,大大提高了可编程布线资源效率.FDP芯片包括1600个可编程逻辑单元、160个可用IO、内嵌16k双开块RAM,采用SMIC 0.18μm CMOS工艺全定制方法设计并流片,其裸芯片面积为6.104mm×6.620mm.最终芯片软硬件测试结果表明:芯片各种可编程资源可以高效地配合其软件正确实现用户电路功能.     

可配置宏的快速FPGA布局算法

提出一种可配置宏模块的快速FPGA布局算法。用解析模型确定所有宏模块及基本逻辑模块的理想位置,通过局部扩散得到一个合理的初始布局方案,用低温模拟退火进一步优化,确定各模块的最终位置。以平方线网总长度为目标函数,与VPR算法相比,该算法能较好地处理宏模块,大大降低布局所耗费的时间,不影响最终布局方案的质量。     

FPGA可编程逻辑单元时序功能的设计实现

本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

使用变比例到定比例的方法优化CMOS串联缓冲器链的设计

本文提出了一种新的变比例到定比例(variable to fixed,VF)的CMOS串联缓冲器链的设计方法.这种VF的设计方法考虑了一个由倒相器组成的缓冲器链的初始输入波形斜率对其每一级时延的影响.同时,计算了倒相器的前馈电容对时延的影响.并着重研究了以上因素所导致的缓冲器链前几级的特殊性质,并据此提出了一个考虑初始波形的全局的倒相器链的优化方法.对每个倒相器的输出响应,我们提出了一组解析表达式.理论推导和SPICE的模拟证明,我们的VF设计方法是一个针对时延的最优解,面积相应较小.实验数据显示:与传统的常比例方法相比,可以节省6~10%的时延和30~70%的面积.     

适用于IP设计的16位可扩展定点DSP

介绍了一种称为ＷＤＳＰ的１６位定点ＤＳＰ,它具有一条指令完成一向量操作及ＤＭＡ数据传输与数据运算并行操作的特点。该ＤＳＰ的结构和指令集设计规则,使其可根据不同的应用,通过增减功能模块及相应的指令来定制ＤＳＰ。     

基于性能的FPGA再设计过程中的工艺映射

提出了一个基于性能的ＬＵＴ结构的ＦＰＧＡ再设计过程中的工艺映射算法。采用该算法不改变网络的拓扑结构，而是用特征函数以及对原布尔网络进行相应的约束实现电路的再设计，从而避免了在再设计过程中重新考虑电路的时延和布局布线结果。用于较大规模的电路有很好的实验结果。     

KrF光刻工艺实现110nm以及更先进的技术节点

随着芯片价格的降低,为了获得更多的利润,业界必须不断向着更小（芯片尺寸）和更大（硅片面积）迈进。尽管300mm硅片与ArF光刻技术的组合已经成为了110nm以下先进工艺的主流,但是200mm硅片及KrF光刻技术以其成熟的技术、低廉的价格也在这一领域占有一席之地。由此,如何在110nm以下的技术中选择使用KrF光刻技术取代主流的ArF光刻技术成为了业界共同关心的话题。就光学复杂性本身而言,使用KrF光刻技术实现90nm技术节点,其K1因子已经达到了惊人的0.29,这与使用ArF光刻技术实现65nm技术节点可谓旗鼓相当。本文着重评估和研究了90nm技术节点上,KrF光刻技术实现多晶硅栅电极、金属1和接触孔的工艺表现。基于实验数据发现,基于先进的KrF光刻技术可以量产90nm工艺。     

或符合全展开式的分解转换算法

针对现有算法在处理多变量实际电路时间开销较大的问题,提出或符合全展开式的分解转换算法.cj最大项展开式和dj最大项展开式在相同极性下两者之间存在转换矩阵,而矩阵运算复杂度较高,把矩阵的运算简化成与和非的位运算,从而大量地节省了运算时间;在此基础上,将cj最大项展开式分解到不同的分组中,提出了分解算法,避免了矩阵的重复计算,再次缩短了计算时间.为了避免cj最大项展开式中过多最大项而造成转化时间开销增加,还提出了基于cj最小项的分解算法.实验结果表明,包含算法适用于处理小变量,但在处理多变量时时间开销增大,而采用了分解算法后,可极大减少转换时间开销.     

Dup-Pack:基于CRIS的FPGA装箱方法

设计了一种电路改写指令系统,并在CSPack算法的基础上提出了一种新的FPGA装箱方法Dup-Pack。Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱。该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准逻辑单元进行装箱的方式,在实现高级逻辑功能装箱的情况下减少了样本电路总数。实验结果表明Dup-Pack的装箱结果相比较于T-VPack可减少11.26%的面积,在完成相同逻辑功能的情况下,较传统CSPack装箱速度提升2.77倍。