一个小型机上的LSI CAD系统的方条

大规模集成电路(LSI)的计算机辅助设计(CAD)技术是发展LSI必不可少的工具,建立一个以CAD数据库为中心的LSI CAD系统将会更有效地发挥CAD技术的作用。本文介绍的是一个小型机上的LSI CAD系统—TCADS,它以CAD数据库TCD-1为中心,包括逻辑模拟、电路模拟、版图的辅助设计和辅助制版、版图的检查等若干个子系统。文中提出了系统的设计目标和设计思想,然后介绍了系统的结构,最后简述了初步实施的情况。     

基于角模块布图表示的增量式布图规划算法

提出了一种基于CBL布图表示的新的增量式布图规划算法.该算法能很好地解决包括不可二划分结构在内的布图规划问题.针对现有增量式的一些需求,算法给出了相应的高速解决方案.在已有的初始布局的基础上,基于CBL表示方法建立水平约束和垂直约束图,利用图中关键路径和各模块之间的累加的距离松弛量进行增量式操作.对于新模块的插入,在力求面积最小,线长最短和移动模块数目最少的目标指引下能快速地找到最佳位置作为插入点,高效地完成相关操作,算法的时间复杂性仅为O(n).通过对一组来自工业界的设计实例的测试结果表明,该算法在保证芯片的面积、线长等性能不降低甚至有所改善的情况下,运行速度相当快,仅在μs量级,满足了工业界对增量式布图规划算法在速度上的首要要求,同时保证了基本性能的稳定.     

一种用于暗域交替式相移掩模设计的自适应版图划分方法

提出了一种新的用于加速130nm以下工艺交替式相移掩模设计流程的版图划分方法,该方法能够自适应调整版图划分的粒度.讨论了消除相位冲突的方法和版图压缩中相位兼容性保持的策略.利用上述算法实现的CAD原型系统经多个工业界例子的测试表明能够有效地适应随版图尺寸而快速增长的相位冲突复杂性,同时提供较好的PSM设计质量,并能满足不同求解精度和加速比的要求.     

用于宏单元阵列的自动布局算法

本文针对宏单元阵列的特点,提出了构造布局和布局改善同时进行的布局算法和以布局均匀和信号网分布均匀为主要目标的多目标布局评价函数.它在布局过程中就考虑到布局对布线的影响,并自始至终地把总体布线的思想恰如其份地和布局问题结合起来.另外,比以在的算法增加了以局部区域通道布线密度下降为目标的通道布线密度均匀化处理,从而极大地减少了由于局部区域拥挤而造成整个布图失败的可能性.实用结果表明该算法的布局效果是良好的.     

基于Sakurai模型的时延驱动Steiner树算法

时延驱动的Ｓｔｅｉｎｅｒ树构造算法是时延驱动总体布线的基础．本文首先简介了求解最佳Ｓｔｅｉｎｅｒ树的Ｄｒｅｙｆｕｓ－Ｗａｇｎｅｒ算法．随后通过引入Ｓａｋｕｒａｉ时延模型,提出了直接基于Ｓａｋｕｒａｉ模型的提高线网时延性能的时延驱动ＤＷ算法．当集成电路工艺的特征宽度较小时,该算法求得的Ｓｔｅｉｎｅｒ树中关键点的时延值,明显小于ＩＤＷ和ＣＦＤ算法的结果．     

带有引线端预处理的区域布线算法

提出一种带有引线端优化处理的多层区域布线算法,能处理端点障碍在区域内任意分布的大量布线问题,首先将多端线网划分为二端子线网,并在此基础上根据二端子线网之间的相对位置关系进行分类;然后对每个类型的二端子线网,采用双向迷宫和朝向目标的深度优先搜索策略依次布线;最后通过拆线-重布策略来解决布线冲突．在进行布线搜索之前,对引线端映射到网格点上这一过程引入了一种有效的优化预处理机制,采用二分图中多目标约束寻找最佳匹配的思想和策略来解决引线端优化映射问题．测试并比较了有／无这种优化处理的2种情况,实验结果表明,该算法有效地改善了网格映射的精度和准确性,可缩短线长和提高布通率．     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的     

一个宏单元门阵上不等距网格的STEINER树算法及其实现

在三级系统双层门阵MALS2总体布线中,我们采用不等距网格宏单元模式总体布线图、节点勾链数据结构来支持总体布线。改进了收敛点的获取算法,提出了收敛方向概念,在此基础上实现了一个并行定向搜索的STEINER树算法,该算法特点是,各个顶点独立且并行地依据收敛方向朝各自的收敛点逼近,经过逐次合并形成STEINER树。该算法运行于三级系统双层门阵MALS2中,结果证明,该算法复杂度低,收敛时间短,结果令人满意。     

功耗和时延双重驱动的VLSI布局算法

针对超大规模的门阵列和标准单元电路，本文提出一种功耗和时延双重驱动的ＶＬＳＩ布局算法．以往发表的布局算法中，很少能够同时处理功耗和时延的双重约束．在以往的时延驱动布局算法中，仅有一个算法［３］能够处理超大规模的电路；该算法尚存在以下问题：１）其基本思想只能处理组合电路；２）延迟模型过于简单，因而不适合深亚微米工艺；３）该算法不是基于全路径的．我们的算法克服了这些问题，能够精确地控制最长路径延迟，同时保证优秀的布局质量和功耗的均匀分布．而且，对于超大规模的电路，我们的算法是同类算法中最快的．     

电子系统设计的新概念--系统级芯片

系统级芯片(SOC) 集成电路在过去30年的发展几乎完全遵循Moore定律,即集成电路的集成度每隔18个月就翻一番。进入90年代以后,集成电路仍保持着非常高的发展速度。从美国SRC(semiconductor research corporation)组织给出的“1997年到2009年美国集成电路工艺